門電路與組合邏輯電路門電路與組合邏輯電路19.1數字電路概述9.1.1脈沖信號和數字信號電子電路中的信號模擬信號數字信號隨時間連續(xù)變化的信號時間和幅度都是離散的如：正弦波、鋸齒波信號等如：脈沖信號等9.1數字電路概述9.1.1脈沖信號和數字信號21.脈沖信號的參數AtWtftr脈沖幅度：A脈沖寬度：tW脈沖前沿：tr脈沖后沿：tf脈沖周期：T脈沖頻率：f=1/TT0.9A0.5A0.1A1.脈沖信號的參數AtWtftr脈沖幅度：A脈沖寬度：tW3正脈沖：躍變后的電位比躍變前高0V3V（-3V）（0V）負脈沖：躍變后的電位比躍變前低0V-3V（3V）（0V）正、負脈沖信號正脈沖：躍變后的電位比躍變前高0V3V（-3V）（0V）負脈4脈沖信號產品數量的統(tǒng)計。數字表盤的讀數。數字電路信號：tu脈沖信號2、數字信號脈沖信號產品數量的統(tǒng)計。數字表盤的讀數。數字電路信號：tu脈5研究數字電路時注重電路輸出、輸入間的邏輯關系，因此不能采用模擬電路的分析方法。主要的工具是邏輯代數，電路的功能用邏輯狀態(tài)表（真值表）、邏輯表達式及波形圖表示。在數字電路中，三極管工作在開關狀態(tài)，即工作在飽和和截止狀態(tài)。研究數字電路時注重電路輸出、輸入間的邏輯關系，因此不能采用模6晶體管的開關作用晶體管工作的區(qū)域（1）截止區(qū)特點：（1）集電結、發(fā)射結反偏（2）基極電流IB=0（3）集電極電流Ic=0CEBUo+uccUi(4)輸出電壓Uo=UccUCE=Ucc好象開關斷開一樣晶體管的開關作用晶體管工作的區(qū)域（1）截止區(qū)特點：（1）集電7UCC（UDD）+0.雙2-4線譯碼器74LS13974LS139的功能表原變量的吸收：A+AB=A3-8線譯碼器74LS1380V邏輯“0”把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，即邏輯代數式，稱為邏輯函數式，我們通常采用“與或”的形式。5常用組合邏輯模塊0?0=0?1=1?0=0用n個全加器可構成n位二進制加法器（4）任何位相加都產生兩個結果：本位和、向高位的進位信號。---八線-三線編碼器A、B、C都具備時，事件F才發(fā)生。0、1、2、3、4、5、6、7、8、9根據下面的真值表畫出卡諾圖并化簡“與”、“或”、“非”是三種基本的邏輯關系，任何其它的邏輯關系都可以以它們?yōu)榛A表示。DY2條件A不具備，則事件F發(fā)生條件A具備，則事件F不發(fā)生ABCCT74153：四選一數據選擇器（2）放大區(qū)特點：（1）發(fā)射結正偏、集電結反偏（2）基極電流、集電極電流成線性關系Ic=βIBCEBUo+uccUi(3)輸出電壓Uo=Ucc-IcRcUCC（UDD）+0.（2）放大區(qū)特點：（1）發(fā)射結正偏、8（3）飽和區(qū)特點：（1）發(fā)射結正偏、集電結正偏（2）基極電流、集電極電流不成線性關系Ic<βIB(4)輸出電壓Uo=0(3)集射極電壓（即飽和管壓降）UCE=0.3CEBUo+uccUiUCE=0好象開關閉和一樣（3）飽和區(qū)特點：（1）發(fā)射結正偏、集電結正偏（2）基極電流9R1R2AF+uccuAtuFt+ucc0.3V三極管的開關特性：截止飽和R1R2AF+uccuAtuFt+ucc0.3V三極管的開關10

UiUoKUccRK開------Uo=1,輸出高電平K合------Uo=0,輸出低電平可用三極管代替UiUoKUccRK開------Uo=1,輸出高電平可11十進制：以十為基數的計數體制表示數的十個數碼：0、1、2、3、4、5、6、7、8、9遵循逢十進一的規(guī)律157=常用數制位權：10n9.1.2二進制十進制：以十為基數的計數體制表示數的十個數碼：0、1、12二進制：以二為基數的計數體制表示數的兩個數碼：0、1遵循逢二進一的規(guī)律（1001）B==(9)D位權：2n二進制：以二為基數的計數體制表示數的兩個數碼：0、1遵循逢二13優(yōu)缺點用電路的兩個狀態(tài)---開、關來表示二進制數，數碼的存儲和傳輸簡單、可靠。位數較多，使用不便；不合人們的習慣，輸入時將二進制轉換成二進制，運算結果輸出時再轉換成十進制數。優(yōu)缺點用電路的兩個狀態(tài)---開、關來表示二進制數，數碼的存儲14二進制與十進制之間的轉換二進制轉換為十進制按權展開（1011）B==(11)D012321212021+++十進制轉換為二進制求商取余(25)D=(11001)B十進制與二進制之間的轉換，可以用二除十進制數，余數是二進制數的第0位（K0），然后依次用二除所得的商，余數依次是第一位（K1）、第二位（K2）、……。二進制與十進制之間的轉換二進制轉換為十進制按權展開（101115225余1K0122余0K162余0K232余1K312余1K40轉換過程：(25)D=(11001)B高位低位225余1K0122余0K16216二—十進制（BCD碼）：用二進制碼表示的十進制數：0~9十個狀態(tài)，用四位二進制碼表示一位十進制數：0000000110001001010011010011001001011100BCD碼十進制數2103765894二—十進制（BCD碼）：用二進制碼表示的十進制數：0~9十個179.2邏輯代數和邏輯函數9.2.1邏輯代數在數字電路中，我們要研究的是電路的輸入輸出之間的邏輯關系，所以數字電路又稱邏輯電路，相應的研究工具是邏輯代數（布爾代數）。在邏輯代數中，邏輯函數的變量只能取兩個值（二值變量），即0和1，中間值沒有意義，這里的0和1只表示兩個對立的邏輯狀態(tài)，如電位的低高（0表示低電位，1表示高電位）、開關的開合等。9.2邏輯代數和邏輯函數9.2.1邏輯代數在數字電路中，我181111從一組數據中選擇一路信號進行傳輸的電路1、懸空的輸入端相當于接高電平。DY2（1）根據邏輯代數的運算法則將邏輯式的項數減少，將每一項中的變量減少。根據邏輯式或真值表畫出卡諾圖74LS283：四全加器則A、B、C與燈F的關系為“與”邏輯UCC（UDD）+0.五、組合邏輯電路設計輸出：F3V邏輯“1”0V邏輯“0”（變量為1，取其本身，變量為0，取其反）1脈沖信號和數字信號關門電平Uoff=UIL（max）一片139種含兩個2-4譯碼器1、確定邏輯表達式中的各個最小項（或者是邏輯狀態(tài)表中結果為1的各個最小項）。A1A0基本邏輯運算及其表示方法用n位地址輸入的譯碼器，可以產生任何一種輸入變量數不大于n的組合邏輯函數。A?(B?C)=(A?B)?C（1）“與”邏輯運算和與門A、B、C都具備時，事件F才發(fā)生。EFABC設開關閉為“1”開關開為“0”燈亮為“1”不亮為“0”則A、B、C與燈F的關系為“與”邏輯與邏輯1.基本邏輯運算及其表示方法1111（119&ABCF邏輯符號二極管與門電路BAFVD1VD2R+5V輸入：A、B：3V邏輯“1”輸入：A、B：0V邏輯“0”輸出：F：3V邏輯“1”；0V邏輯“0”&ABCF邏輯符號二極管與門電路BAFVD1VD2R+5V輸20F=A?B?C邏輯式邏輯與（邏輯乘）AFBC00001000010011000010101001101111邏輯狀態(tài)表全1出1有0出0F=A?B?C邏輯式邏輯與AFBC000010000100121（2）“或”邏輯運算和或門A、B、C只有一個具備時，事件F就發(fā)生。AEFBC開關閉為“1”開關開為“0”燈亮為“1”不亮為“0”則A、B、C與燈F的關系為“或”邏輯或邏輯（2）“或”邏輯運算和或門A、B、C只有一個具備時，事件F就221ABCF邏輯符號BAFVD1VD2R-5V二極管或門電路輸入：A、B：3V邏輯“1”0V邏輯“0”輸出：F3V邏輯“1”0V邏輯“0”1ABCF邏輯符號BAFVD1VD2R-5V二極管或門電路23F=A+B+C或邏輯式邏輯或(邏輯加)AFBC00001001010111010011101101111111邏輯狀態(tài)表全0出0有1出1F=A+B+C或邏輯式邏輯或AFBC00001001010124（3）“非”邏輯運算和非門A具備時，事件F不發(fā)生；A不具備時，事件F發(fā)生。AEFR非邏輯開關閉為“1”開關開為“0”燈亮為“1”燈不亮為“0”則開關A與燈F的關系為“非”邏輯（3）“非”邏輯運算和非門A具備時，事件F不發(fā)生；A不具備25邏輯符號三極管非門電路輸入：A：3V邏輯“1”0V邏輯“0”輸出：F3V邏輯“1”0V邏輯“0”AF1AFRB+UCCRC+3V限幅二極管邏輯符號三極管非門電路輸入：A：26邏輯式邏輯非邏輯反邏輯狀態(tài)表AF0110有1出0有0出1邏輯式邏輯非邏輯狀態(tài)表AF0110有1出0有0出127與或非條件A、B都具備，則事件F發(fā)生條件A、B有一個或一個以上具備，則事件F發(fā)生條件A不具備，則事件F發(fā)生條件A具備，則事件F不發(fā)生F=ABF=A+BF=A有0出0全1出1有1出1全0出0有0出1有1出0邏輯關系含義邏輯表達式記憶口訣邏輯符號&ABCF1ABCFAF1與或非條件A、B都具備，則事件F發(fā)生條件A、B有一個或一個28只要能判斷高低電平即可A3A2A1A0abcdefg1111A(B+C)=A?B+A?C可以用列真值表的方法證明：二---十進制編碼器DY374LS148：8-3線優(yōu)先編碼器2-4線譯碼器74LS139的內部線路條件A、B都具備，則事件F發(fā)生設計一個二進制加法器0001111010001111111例12：分析下圖的邏輯功能。八選一集成數據選擇器74LS151即每一個信號輸出端與n個輸入變量的每一個最小項一一對應條件A、B都具備，則事件F發(fā)生有n個地址輸入端的譯碼器，有2n個信號輸出端。將十個狀態(tài)（對應于十進制的十個代碼）編制成BCD碼。n個變量可以有2n個組合，一般按二進制的順序，輸出與輸入狀態(tài)一一對應，列出所有可能的狀態(tài)。UCC（UDD）+0.實現不考慮低位進位時的兩個一位二進制數相加。用與非門實現下列邏輯關系，畫出邏輯圖10001111111將邏輯式中的最小項或真值表中取“1”的最小項用“1”填入卡諾圖中相應的小方格內。2、為了防止干擾，可將懸空的輸入端接高電平。邏輯函數表示形式的轉換Ic<βIB11111、確定邏輯表達式中的各個最小項（或者是邏輯狀態(tài)表中結果為1的各個最小項）。ABCF3、用邏輯代數對邏輯式進行化簡或變換。2、運用邏輯代數對邏輯式進行化簡或變換。當A2A1A0=010時，Y2=0，其它為11、多余輸入端的處理：0V邏輯“0”11001、確定邏輯表達式中的各個最小項（或者是邏輯狀態(tài)表中結果為1的各個最小項）。用與非門實現下列邏輯關系，畫出邏輯圖DY2根據邏輯式或真值表畫出卡諾圖1111A+0=AA+1=1A?0=0?A=0A?1=A所以，可以得到以下邏輯運算：0?0=0?1=1?0=01?1=10+0=00+1=1+0=1+1=12.基本邏輯運算法則只要能判斷高低電平即可實現不考慮低位進位時的兩個一位二進制數29邏輯代數的基本定律交換律結合律分配律A+B=B+AA?B=B?AA+(B+C)=(A+B)+C=(A+C)+BA?(B?C)=(A?B)?CA(B+C)=A?B+A?CA+B?C=(A+B)(A+C)普通代數不適用!3.邏輯代數的基本定律邏輯代數的基本定律交換律結合律分配律A+B=B+AA?B=30A+AB=A證明：A+AB=A(1+B)=A?1=A利用運算規(guī)則可以對邏輯式進行化簡。例如：被吸收吸收律A+AB=A證明：A+AB=A(1+B)=A?1=A利用運算31可以用列真值表的方法證明：反演律可以用列真值表的方法證明：反演律32

1+1=？思考1+1=？十進制運算：1+1=2邏輯運算：1+1=1二進制運算1+1=101+1=？思考1+1=？十進制運算：334.幾種常用的邏輯運算“與”、“或”、“非”是三種基本的邏輯關系，任何其它的邏輯關系都可以以它們?yōu)榛A表示。與非：條件A、B、C都具備，則F不發(fā)生。&ABCF或非：條件A、B、C任一具備，則F不發(fā)生。1ABCF4.幾種常用的邏輯運算“與”、“或”、“非”是三種基本的邏輯34異或：輸入不同時，輸出為“1”，輸入相同時，輸出為“0”=1AB同或：輸入不同時，輸出為“0”，輸入相同時，輸出為“1”=1ABF異或：輸入不同時，輸出為“1”，輸入相同時，輸出為“0”=1359.2.2邏輯函數及其表示法1、邏輯函數任何一個具體的邏輯因果關系都可以用一個確定的邏輯函數來描述。2、邏輯函數的表示法邏輯函數式把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，即邏輯代數式，稱為邏輯函數式，我們通常采用“與或”的形式。比如：ABCCBACBACBACBAF++++=9.2.2邏輯函數及其表示法1、邏輯函數任何一個具體的邏36邏輯圖把相應的邏輯關系用邏輯符號和連線表示出來。&AB&CD1FF=AB+CD邏輯圖把相應的邏輯關系用邏輯符號和連線表示出來。&AB&CD37邏輯狀態(tài)表將輸入、輸出的所有可能狀態(tài)一一對應地列出邏輯狀態(tài)表將輸入、輸出的所有可能狀態(tài)一一對應地列出38n個變量可以有2n個組合，一般按二進制的順序，輸出與輸入狀態(tài)一一對應，列出所有可能的狀態(tài)。注意！n個變量可以有2n個組合，一般按二進制的順序，輸出與輸入狀態(tài)39ACBF00001000101110011010111100001111ABCBACCBABCAF=+++3.邏輯函數表示形式的轉換（1）由真值表轉換到與或表達式第一步：取真值表中函數值為“1”的各項，將變量寫成“與”的形式；（變量為1，取其本身，變量為0，取其反）第二步：將各項寫成“或”的形式ACBF0000100010111001101011110040（2）由邏輯表達式轉換到真值表第一步：把邏輯表達式中變量的各種取值組合有序地添入真值表中；（有n個變量時，變量的取值組合有2n個）ABF001001110110第二步：計算出變量的各種取值組合對應的函數值，并添入表中。（3）邏輯表達式與邏輯圖的轉換前面已經提到，在此不再重復（2）由邏輯表達式轉換到真值表第一步：把邏輯表達式中變量的各419.2.3邏輯函數的化簡在實現同一邏輯功能的前提下，邏輯式越簡單，則需要門的數量越少，電路越簡單。所以邏輯式的化簡是分析和設計邏輯電路必不可少的步驟?；啠海?）根據邏輯代數的運算法則將邏輯式的項數減少，將每一項中的變量減少。（2）根據要求將邏輯式轉換為需要的邏輯運算形式。如：“與非與非表達式”。9.2.3邏輯函數的化簡在實現同一邏輯功能的前提下，42用與非門實現=用與非門實現=43只要能判斷高低電平即可如：“與非與非表達式”。00011110將輸入、輸出的所有可能狀態(tài)一一對應地列出1、確定邏輯表達式中的各個最小項（或者是邏輯狀態(tài)表中結果為1的各個最小項）。0V邏輯“0”若兩個最小項只有一個變量以原、反區(qū)別，稱它們邏輯相鄰。3、扇出系數大，抗噪容限大。（3）“非”邏輯運算和非門1011例11：分析下圖的邏輯功能。可以用列真值表的方法證明：四選一集成數據選擇器CT741530V邏輯“0”研究數字電路時注重電路輸出、輸入間的邏輯關系，因此不能采用模擬電路的分析方法。用與非門實現下列邏輯關系，畫出邏輯圖A+B?C=(A+B)(A+C)1111第一步：把邏輯表達式中變量的各種取值組合有序地添入真值表中；m0~m7為A2A1A0的8個最小項在BCD碼中，用四位二進制數表示0~9十個數碼。則A、B、C與燈F的關系為“與”邏輯例1：反演配項被吸收被吸收1．應用邏輯代數運算法則化簡只要能判斷高低電平即可例1：反演配項被吸收被吸收1．應用邏輯44例2：反變量吸收提出AB=1提出A例2：反變量吸收提出AB=1提出A45？AB=ACB=C?A+B=A+CB=C?請注意與普通代數的區(qū)別??？AB=ACB=C?A+B=A+CB=C?請注意與普通代數的46用與非門實現下列邏輯關系，畫出邏輯圖F=AB+AC=AB+AC=AB·AC&B&CF例3&A&&用與非門實現下列邏輯關系，畫出邏輯圖F=AB+AC=AB+A47把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，即邏輯代數式，稱為邏輯函數式，我們通常采用“與或”的形式。比如：若表達式中的乘積包含了所有變量的原變量或反變量，則這一項稱為最小項，上式中每一項都是最小項。若兩個最小項只有一個變量以原、反區(qū)別，稱它們邏輯相鄰。2、應用卡諾圖化簡（1）最小項與邏輯相鄰把邏輯函數的輸入、輸出關系寫成與、或、非等邏輯運算的組合式，48邏輯相鄰邏輯相鄰的項可以合并，消去一個因子邏輯相鄰邏輯相鄰的項可以49（2）卡諾圖所謂卡諾圖，就是和變量的最小項對應的按一定規(guī)則排列的方格圖，每一小方格填入一個最小項。n個輸入變量有2n個最小項，卡諾圖也就有2n個小方格，在卡諾圖的行和列分別標出變量及其狀態(tài)注意：變量狀態(tài)的次序是00，01，11，10為了保證卡諾圖中的各最小項之間邏輯相鄰（2）卡諾圖所謂卡諾圖，就是和變量的最小項對50ABC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1對應的最小項及其編號最小項編號ABC0 0 0對應的最小項及其編號最小項編51mo

m2m1

m30 101AB二變量卡諾圖AB0 101mom20 101AB二變量卡諾圖AB0 1052mo

m2m6

m4m1

m3m7

m50001111001BCA三變量卡諾圖0001111001BCAmom2m6m400011530001111000011110CDAB四變量卡諾圖00011154畫法：根據邏輯式或真值表畫出卡諾圖將邏輯式中的最小項或真值表中取“1”的最小項用“1”填入卡諾圖中相應的小方格內。邏輯式原變量為“1”；反變量為“0”畫法：根據邏輯式或真值表畫出卡諾圖將邏輯式中的最小項或真值表55例4：BCA00011110011111例4：BCA00011156例5：CDAB0001111000011110邏輯表達式不是最小項的形式，化成最小項后，再畫卡諾圖111111111111111111例5：CDAB00011157例6：BCA00011110011111根據下面的真值表畫出卡諾圖ABCF00000010010001111000101111011111例6：BCA00011158將卡諾圖中所有取值為“1”的相鄰小方格圈成矩形或方形，然后合并化簡。（3）應用卡諾圖化簡化簡的原則：方法：將取值為1的相鄰小方格圈成矩形或方形;所圈小方格的個數為2n個相鄰是指幾何相鄰或同行的最左端和最右端，同列的最上方和最下方相鄰項合并圈的個數應最少，圈內小方格的個數盡可能多，每圈一個新圈時，至少包含一個新項將卡諾圖中所有取值為“1”的相鄰小方格圈成矩形或方形，然后合59CDAB0001111000011110例7：1111111111F=CDAB0001111060例8：BCA00011110011111根據下面的真值表畫出卡諾圖并化簡ABCF00000010010101111000101111001111F=例8：BCA00011161例8：BCA00011110011111Y=例8：BCA00011162例9：CDAB0001111000011110111111111111111111Y=例9：CDAB00011163邏輯門電路門電路是用以實現邏輯關系的電子電路。門電路主要有：與門、或門、非門、與非門、或非門、異或門等。在數字電路中，一般用高電平代表1、低電平平代表0，即所謂的正邏輯系統(tǒng)。100V只要能判斷高低電平即可只要能判斷高低電平即可9.3邏輯門電路邏輯門電路門電路是用以實現邏輯關系的電子電路。門電路主要有：649.3.1分立元件門電路二極管與門FVD1VD2AB+12V&ABF9.3.1分立元件門電路二極管與門FVD1VD2AB+1265從n個數據中選擇一路傳輸，稱為n選一數據選擇器。n個輸入變量有2n個最小項，也叫n---2n線譯碼器。卡諾圖也就有2n個小方格，1組合邏輯電路分析設計時可以采用函數式比較法。將一系列信號狀態(tài)編制成二進制代碼。將邏輯式中的最小項或真值表中取“1”的最小項用“1”填入卡諾圖中相應的小方格內。（3）其余各位都是三個數相加，包括加數、被加數和低位來的進位信號。例11：分析下圖的邏輯功能。3、用邏輯代數對邏輯式進行化簡或變換。DY3五、組合邏輯電路設計A(B+C)=A?B+A?C1111只要能判斷高低電平即可輸出：a~g七個高低電平信號至數碼管(4)輸出電壓Uo=0可以用列真值表的方法證明：條件A、B都具備，則事件F發(fā)生A3A2A1A0abcdefg二極管或門FVD1VD2AB-12V1ABF從n個數據中選擇一路傳輸，稱為n選一數據選擇器。二極管或門F66R1VDR2AF+12V+3V三極管非門AF1R1VDR2AF+12V+3V三極管非門AF167R1VDR2F+12V+3V三極管非門VD1VD2AB+12V二極管與門與非門&ABFR1VDR2F+12V+3V三極管非門VD1VD2AB+1268分立元件門電路缺點1）體積大、工作不可靠。2）需要不同電源。3）各種門的輸入、輸出電平不匹配。集成門電路與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點，而且輸入、輸出電平匹配，所以早已廣泛采用。根據電路內部的結構，可分為DTL、TTL、HTL、CMOS管集成門電路。分立元件門電路缺點1）體積大、工作不可靠。2）需要不同電源。69TTL與非門的外形1234561413121110987&&&&1.TTL門電路雙列直插式74LS009.3.2集成邏輯門電路TTL與非門的外形1234561413121110987&&701）電壓傳輸特性TTL與非門的特性和技術參數測試電路&+5Vuiu01）電壓傳輸特性TTL與非門的特性和技術參數測試電路&+5V71u0(V)ui(V)123UOH(3.6V)UOL(0.3V)傳輸特性曲線u0(V)ui(V)123UOH“1”UOL(0.3V)閾值UT=1.4V理想的傳輸特性輸出高電平輸出低電平u0(V)ui(V)123UOH(3.6V)UOL(0.3V72（1）輸出高電平UOH、輸出低電平UOLUOH2.4VUOL

0.4V便認為合格。

典型值UOH=3.6VUOL

=0.3V2）主要參數UOH(3.6V)(0.3V)UOL（2）輸入高電平UIH、輸入低電平UILu0(V)ui(V)123UILUIHUoffUon典型值UIH=3.6VUIL

0.3V開門電平Uon=UIH（min）關門電平Uoff=UIL（max）典型值Uon=1.8VUoff

=0.8V（1）輸出高電平UOH、輸出低電平UOLUOH2.4V73（3）閾值電壓UTui<UT時，認為ui是低電平。ui>UT時，認為ui是高電平。UT=1.4Vu0(V)ui(V)123UOHUOL閾值UT=1.4V（3）閾值電壓UTui<UT時，認為ui是低電平。ui>UT74（4）抗干擾容限（噪聲容限）低電平噪聲容限：UNL=Uoff-UIL高電平噪聲容限：UNH=UIH-Uonu0(V)ui(V)123UOH(3.4V)(0.3V)UOLUILUIHUoffUonUNLUNH（4）抗干擾容限（噪聲容限）低電平噪聲容限：高電平噪聲容限：75（5）扇出系數&&？前后級之間電流的聯系門電路輸出驅動同類門的個數（5）扇出系數&&？前后級之間電流的聯系門電路輸出驅動同類門76（6）平均傳輸時間tuiotuoo50%50%tpd1tpd2平均傳輸時間（6）平均傳輸時間tuiotuoo50%50%tpd1tpd771、懸空的輸入端相當于接高電平。2、為了防止干擾，可將懸空的輸入端接高電平。注意！1、懸空的輸入端相當于接高電平。2、為了防止干擾，可將懸空的782.MOS門電路MOS反相器0UDSIDuiuoUCCR負載線ui=“1”ui=“0”uo=“0”uo=“1”2.MOS門電路MOS反相器0UDSIDuiuoUCCR79uiuoUDDuiuoUDD實際結構等效結構負載管驅動管uiuoUDDuiuoUDD實際結構等效結構負載管驅動管80CMOS反相器UDDSVT2DVT1AFNMOS管PMOS管CMOS電路CMOS反相器UDDSVT2DVT1AFNMOS管PMOS管81UDDSVT2DVT1AFA=0截止導通F=“１”工作原理：UDDSVT2DVT1AFA=0截止導通F=“１”工作原理：82UDDSVT2DVT1AFA=１導通截止F=“０”工作原理：UDDSVT2DVT1AFA=１導通截止F=“０”工作原理：83VTN1UDDSDVTP2VTP1VTN2ABFA=0B=0截止導通F=1CMOS與非門VTN1UDDSDVTP2VTP1VTN2ABFA=0B=084VTN1UDDSDVTP2VTP1VTN2ABFA=0B=1截止導通F=1VTN1UDDSDVTP2VTP1VTN2ABFA=0B=185VTN1UDDSDVTP2VTP1VTN2ABFA=1B=0截止導通F=1VTN1UDDSDVTP2VTP1VTN2ABFA=1B=086VTN1UDDSDVTP2VTP1VTN2ABFA=1B=1導通F=0截止VTN1UDDSDVTP2VTP1VTN2ABFA=1B=187ABF001110011011CMOS電路的優(yōu)點：１、靜態(tài)功耗小。２、允許電源電壓范圍寬（318V）。3、扇出系數大，抗噪容限大。ABF001110011011CMOS電路的優(yōu)點：１、靜態(tài)功88符號低電平起作用&ABFENE功能表E=1E=03.三態(tài)輸出與非門符號功能表高電平起作用&ABFENE符號低電平起作用&ABFENE功能表E=1E=03.三態(tài)輸89０１０三態(tài)門主要作為TTL電路與總線間的接口電路用途：E1、E2、E3分時接入高電平E1E2E3公用總線&ABEN&ABEN&ABEN０１０三態(tài)門主要作為TTL電路與總線間的接口電路用途：E1、909.3.3對集成門電路輸入、輸出端的處理1、多余輸入端的處理：TTL：懸空（易引入干擾）直接接+UCC通過合適電阻接+UCCCMOS：直接接+UDD不許懸空！2、輸出端的連接：（三態(tài)門、OC門除外）輸出端不能并聯！輸出端不能接地！輸出端不能直接接電源??！9.3.3對集成門電路輸入、輸出端的處理1、多余輸入端的處913、輸入電壓范圍：uiUCC（UDD）+0.5V-0.5V≤≤4、供電電源的選用：TTL：UCC=5~5.5V對電源要求高CMOS：UDD=3~18V對電源適應范圍寬3、輸入電壓范圍：uiUCC（UDD）+0.5V-0.5V92概述邏輯電路組合邏輯電路時序邏輯電路當前的輸出僅取決于當前的輸入除與當前輸入有關外還與原狀態(tài)有關9.4組合邏輯電路的分析與設計概述邏輯電路組合邏輯電路時序邏輯電路當前的輸出僅取決于當前的933、列出輸入輸出狀態(tài)表并得出結論。9.4.1組合邏輯電路分析

分析步驟：電路結構輸入輸出之間的邏輯關系1、由給定的邏輯圖寫出邏輯關系表達式。4、根據輸入輸出狀態(tài)表判斷邏輯功能。2、運用邏輯代數對邏輯式進行化簡或變換。3、列出輸入輸出狀態(tài)表并得出結論。9.4.1組合邏輯電94例10：分析下圖的邏輯功能。

&&&ABF11例10：分析下圖的邏輯功能。&&&ABF1195狀態(tài)表相同為“1”不同為“0”同或門=1狀態(tài)表相同為“1”同或門=196例11：分析下圖的邏輯功能。

&&&&ABF例11：分析下圖的邏輯功能。&&&&ABF97狀態(tài)表相同為“0”不同為“1”異或門=1F狀態(tài)表相同為“0”異或門=1F98例12：分析下圖的邏輯功能。

&2&3&4AMB1F=101被封鎖11例12：分析下圖的邏輯功能。&2&3&4AMB1F=1099&2&3&4AMB1F=010被封鎖1選通電路&2&3&4AMB1F=010被封鎖1選通電路1009.4.2組合邏輯電路設計任務要求最簡單的邏輯電路1、指定實際問題的邏輯含義，列出邏輯狀態(tài)表。分析步驟：2、根據狀態(tài)表，寫出邏輯式。3、用邏輯代數對邏輯式進行化簡或變換。4、根據化簡、變換后的邏輯式畫出邏輯圖。9.4.2組合邏輯電路設計任務要求最簡單的邏輯電路1、指101例13：設計三人表決電路（A、B、C）。每人一個按鍵，如果同意則按下，不同意則不按。結果用指示燈表示，多數同意時指示燈亮，否則不亮。1)、首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是F，多數贊成時是“1”，否則是“0”。2)、根據題意列出邏輯狀態(tài)表。例13：設計三人表決電路（A、B、C）。每人一個按鍵，如果同102邏輯狀態(tài)表ACBF000010001011100110101111000011113)根據狀態(tài)表，寫出邏輯式。（1）取結果為“1”的項，將輸入變量寫成“與”的形式；（變量為1，取原變量，變量為0，取反變量）ABCBACCBABCAF=+++4)、化簡邏輯式。（2）將各項寫成“或”的形式邏輯狀態(tài)表ACBF000010001011100110101103ABCBACCBABCAF=+++BCA+BCA+ABCBACCBA++BCA+==ABC++CBABCA+BCA+BCABAC+=+ABC+)(A+BAC+)(BACB+)(C=BC++ACABABCBACCBABCAF=+++BCA+BCA+ABCBA104BCA00011110011111ABCBACCBABCAF=+++用卡諾圖化簡：F=BCA0001111001055)、根據邏輯表達式畫出邏輯圖。&1&&ABBCF5)、根據邏輯表達式畫出邏輯圖。&1&&ABBCF106&&&&ABCF若用與非門實現&&&&ABCF若用與非門實現107設計一個二進制加法器11011001+如：A=1101,B=1001,計算A+B011010011進位信號和二進制加法運算的基本規(guī)則：（2）最低位是兩個最低位數的疊加，不需考慮進位。（3）其余各位都是三個數相加，包括加數、被加數和低位來的進位信號。（4）任何位相加都產生兩個結果：本位和、向高位的進位信號。（1）逢二進一。例14：設計一個二進制加法器1101100108一、半加器的設計：0+0=00+1=11+0=11+1=10兩個1位二進制數相加，有4種情況；任務要求：實現不考慮低位進位時的兩個一位二進制數相加。一、半加器的設計：0+0=0兩個1位二進制數相加，有4種情況109（1）確定輸入、輸出變量輸入變量：A---加數；B---被加數；輸出變量：S---本位和；C---進位。邏輯狀態(tài)表（2）列邏輯狀態(tài)表（1）確定輸入、輸出變量輸入變量：A---加數；B---被加110邏輯狀態(tài)表（3）寫邏輯表達式邏輯狀態(tài)表（3）寫邏輯表達式111用異或門構成邏輯符號=1&ABSCABCSCO用異或門構成邏輯符號=1&ABSCABCSCO112用與非門實現畫出邏輯圖由邏輯式知，需七個門&&&AB&&&&SC用與非門實現畫出邏輯圖由邏輯式知，需七個門&&&AB&&&&113化簡后，可得S&&&&AB&C化簡后，可得S&&&&AB&C114（2）全加器輸入：Ai---加數；Bi---被加數；Ci-1---低位的進位；輸出：Si---本位和；Ci---進位。（2）全加器輸入：Ai---加數；Bi---被加數；Ci115AiBiCi-1SiCi0000000110010100110110010101011100111111邏輯狀態(tài)表AiBiCi-1SiCi000000011001010011116半加和所以：半加和所以：117全加器邏輯圖邏輯符號Si1AiBiCi-1CiCSCOCOAiBiCi-1siciCICO全加器邏輯圖邏輯符號Si1AiBiCi-1CiCSCO118A1B1Ci-1s1c1CICOA0B0Ci-1s0c0CICOA11B10101應用舉例：構成兩位串行進位全加器。“1”“0”“1”“0”“0”“1”“1”“0”“1”思考構成四位串行二進制加法器。A1B1Ci-1s1c1CICOA0B0Ci-1s0c0119四位二進制超前進位全加器74LS283“0”“1”“1”“1”“1”“0”1674LS283∑3A4∑4B3A3UccGND“1”“1”B4C4∑1∑2B2A2B1A1C0A=1101B=1001“0”“0”“1”“0”“1”四位二進制超前進位全加器74LS283“0”“1”“1”“1120補充：用與非門設計一個4線、2線編碼器列編碼表、邏輯式、邏輯圖補充：用與非門設計一個4線、2線編碼器列編碼表、邏輯式、邏輯1219.5常用組合邏輯模塊9.5.1編碼器編碼：賦予選定的一系列二進制代碼以固定的含義。編碼器：實現編碼功能的邏輯電路數值文字符號二進制代碼編碼為了表示字符數字系統(tǒng)的信息9.5常用組合邏輯模塊9.5.1編碼器編碼：賦予1221.二進制編碼器將一系列信號狀態(tài)編制成二進制代碼。n個二進制代碼（n位二進制數）有2n種不同的組合，可以表示2n個信號。輸入：N個信號輸出：n位二進制代碼2n

N1.二進制編碼器將一系列信號狀態(tài)編制成二進制代碼。n個二進123用與非門組成三位二進制編碼器---八線-三線編碼器輸入：I0I7八個信號輸出：F2、F1、F0三位二進制數因為：23

=81、列出狀態(tài)表（編碼表）2、寫出邏輯表達式并進行化簡和變換3、根據化簡和變換后的邏輯式畫出邏輯圖例15：用與非門組成三位二進制編碼器---八線-三線編碼器輸入：I0124I0I1I2I3I4I5I6I7Y2Y1Y01000000000001000000001001000000100001000001100001000100000001001010000001011000000001111編碼表I0I1I2I3I4I5I6I7Y2Y1Y010000000125&Y2&Y1&Y01I11I61I21I31I41I51I7I1I2I3I4I5I6I7八-三線編碼器&Y2&Y1&Y01I11I61I21I31I41I51I71268-3線優(yōu)先編碼器當待編碼的幾個信號同時為1時，應按照事先編排好的優(yōu)先順序輸出。具有此種功能的編碼器為優(yōu)先編碼器。74LS148為8-3線優(yōu)先編碼器8-3線優(yōu)先編碼器當待編碼的幾個信號同時為1時，127輸出信號輸入信號74LS148引線排列圖14131211109812345671615UCCYSYEXI1I2I3I0I7I6I5I4Y2Y1GNDY0S（(E）74LS148輸入信號輸出信號控制端(使能輸入端)優(yōu)先擴展輸出端選通端輸入輸出都是反變量有信號時，輸入為0，輸出的反變量組成反碼輸出信號輸入信號74LS148引線排列圖141312111012874LS148編碼器狀態(tài)表輸入輸出S（E）I0I1I2I3I4I5I7I6Y1Y2Y0YEXYs0111111101111110111110111101110110101111111111101110011010110001011010100100101000011111011111000000000174LS148編碼器狀態(tài)表輸129在BCD碼中，十進制數(N)D與二進制編碼(K3K2K1K0)B的關系可以表示為：(N)D=23

K3+22

K2+21

K1+20

K08421在BCD碼中，用四位二進制數表示0~9十個數碼。亦稱8421碼2.二---十進制編碼器00000001001000110110011110001001010101008421碼十進制數0123456789在BCD碼中，十進制數(N)D與二進制編碼(K3K2K130將十個狀態(tài)（對應于十進制的十個代碼）編制成BCD碼。十個輸入需要幾位輸出？四位輸入：I0I9輸出：Y0

Y3列出狀態(tài)表如下：十-四線編碼器二---十進制編碼器將十個狀態(tài)（對應于十進制的十個代碼）編制成BCD碼。十個輸入131編碼表0輸入Y3Y2Y1Y0I00000I10001I20010I30011I40100I50101I60110I70111I81000I91001邏輯圖略編碼表0輸入Y3Y2Y1Y0I00000I10001I2001329.5.2譯碼器1.二進制譯碼器將輸入的一組n位二進制碼譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器的輸入：n位二進制代碼譯碼器的輸出：2n個高低電平信號編碼的逆過程，即將某二進制代碼翻譯成電路的某種狀態(tài)。譯碼9.5.2譯碼器1.二進制譯碼器將輸入的一組n位二進133雙2-4線譯碼器74LS139雙2-4線譯碼器74LS1391342-4線譯碼器74LS139的內部線路輸入控制端輸出&&&&A1A0111112-4線譯碼器74LS139的內部線路輸入控制端輸出&&&&13574LS139的功能表“—”表示低電平有效。74LS139的功能表“—”表示低電平有效。13674LS139管腳圖一片139種含兩個2-4譯碼器74LS139管腳圖一片139種含兩個2-4譯碼器137利用線譯碼器分時將采樣數據送入計算機。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線利用線譯碼器分時將采樣數據送入計算機。2-4線譯碼器ABCD138000全為1工作原理：（以A0A1=00為例）數據2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線脫離總線000全為1工作原理：（以A0A1=00為例）數據2-4線譯1393-8線譯碼器74LS138基本功能：注意：輸出低電平有效擴展功能：利用控制端S1、S2、S3實現級聯功能當A2A1A0=000時，Y0=0，其它為1當A2A1A0=001時，Y1=0，其它為1當A2A1A0=010時，Y2=0，其它為1當A2A1A0=111時，Y7=0，其它為1….74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y03-8線譯碼器74LS138基本功能：注意：輸出低電平有效擴140由邏輯式得真值表由邏輯式得真值表1411&S1S2S3S其中（當S=1時）….m0~m7為A2A1A0的8個最小項功能分析：74LS138是最小項非的譯碼1&S1S2S3S其中（當S=1時）….m0~m7為A2142譯碼器的擴展74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y074LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0A3A2A1A0A3A2A1A0=0000~0111A3A2A1A0=1000~1111Y7Y6Y5Y4Y3Y2Y1Y0Y15Y14Y13Y12Y11Y10Y9Y81譯碼器的擴展74LS138A2A0A1S1S2S3Y7Y6Y143利用中規(guī)模組件設計組合電路中規(guī)模組件都是為了實現專門的邏輯功能而設計，但是通過適當的連接，可以實現一般的邏輯功能。用中規(guī)模組件設計邏輯電路，可以減少連線、提高可靠性。下面介紹用譯碼器設計組合邏輯電路的方法。利用中規(guī)模組件設計組合電路中規(guī)模組件都是為了實現專門的邏輯功144用中規(guī)模集成模塊譯碼器實現組合邏輯功能有n個地址輸入端的譯碼器，有2n個信號輸出端。即每一個信號輸出端與n個輸入變量的每一個最小項一一對應1、確定邏輯表達式中的各個最小項（或者是邏輯狀態(tài)表中結果為1的各個最小項）。步驟：2、先將輸入變量接在地址輸入端，再把與上步中確定的最小項對應的譯碼器的輸出端適當連接，就可以實現組合邏輯功能。最小項中的原變量為“1”，反變量為“0”；則最小項對應的二進制的代碼按權展開后的結果與譯碼器的輸出端的下標對應。用中規(guī)模集成模塊譯碼器實現組合邏輯功能有n個地址輸入端的譯碼145例16：利用CT74LS138型3-8線譯碼器實現邏輯函數Y=AB+BC+CA變換Y6Y7Y3Y5例16：利用CT74LS138型3-8線譯碼器實現邏輯函數Y146CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0ABC&Y“1”總結用n位地址輸入的譯碼器，可以產生任何一種輸入變量數不大于n的組合邏輯函數。CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y147邏輯狀態(tài)表例17：利用CT74LS138型3-8線譯碼器實現全加器aibici-1sici0000000110010100110110010101011100111111邏輯狀態(tài)表例17：利用CT74LS138型3-8線譯碼器實現148門電路與組合邏輯電路課件149CT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y3Y2Y1Y0ABCi-1Ci“1”&&SiCT74LS138A2A0A1S1S2S3Y7Y6Y5Y4Y150（2）顯示譯碼器二-十進制編碼顯示譯碼器顯示器件在數字系統(tǒng)中，常常需要將運算結果用人們習慣的十進制顯示出來，這就要用到顯示譯碼器。顯示器件：常用的是七段顯示器件abcdefg（2）顯示譯碼器二-十進制編碼顯示譯碼器顯示器件在數字系統(tǒng)中151接法：共陰極：共陽極：“1”亮，“0”不亮abcdefgabcdefg+5V“0”亮，“1”不亮各段加正向電壓導通，發(fā)光;各段加反向電壓截止，不發(fā)光各段加反向電壓導通，發(fā)光;各段加正向電壓截止，不發(fā)光接法：共陰極：共陽極：“1”亮，“0”不亮abcdefgab152七段顯示譯碼表abcdfg

A3A2A1A0abcdefg000011111100001011000001000110011e（共陰極接法）010101110110110101111101111110010001111110010010110110110001111111100111110110912345678七段顯示譯碼表abcdfgA3A2A1A0153顯示譯碼器：CT7449的管腳圖消隱控制端114CT7449A1A2A3A0eabcdfgUccGNDBI顯示譯碼器：CT7449的管腳圖消隱控制端114CT7449154完整的功能表請參考相應的參考書。功能表（簡表）輸入輸出顯示DABIag10XXXX0000000消隱8421碼譯碼顯示字型CT7449與七段顯示器件的連接：abfcdegA3A2A1A0abfcdegCT7449完整的功能表請參考相應的參考書。功能表（簡表）輸入輸155數據輸入端輸出端9.5.3數據分配器&&&&A1A011DY0Y1Y2Y3功能：使一路輸入信號可以從多路輸出。分配控制端數據輸入端輸出端9.5.3數據分配器&&&&A1A011D156DY311DY210DY101DY000數據分配A1A0功能表DY311D1579.5.4數據選擇器從一組數據中選擇一路信號進行傳輸的電路，稱為數據選擇器。A0A1D3D2D1D0W控制信號輸入信號輸出信號數據選擇器類似一個多投開關。選擇哪一路信號由相應的一組控制信號控制。9.5.4數據選擇器從一組數據中選擇一路信號進行傳輸的電158從n個數據中選擇一路傳輸，稱為n選一數據選擇器。若被選擇數據為m位，則稱為m位n選一數據選擇器。W3X3Y3W2X2Y2W1X1Y1W0X0Y0A控制信號四位二選一選擇器從n個數據中選擇一路傳輸，稱為n選一數據選擇器。若被選擇數據159使能控制端輸出端數據輸入端選擇控制端雙四選一集成數據選擇器74LS153UCC141312111098123456716152EA02D12D22D32D01D21D3A11E1D01WGND2W1D174LS153管腳圖選擇控制端數據輸入端輸出端使能控制端使能控制端輸出端數據輸入端選擇控制端雙四選一集成數據選擇器7160數據輸入端電路圖選擇控制端使能控制端輸出端WA1A0&&&&1111D0D1D2D3E數據輸入端電路圖選擇控制端使能控制端輸出端WA1A0&&&&161WA1A0&&&&1111D0D1D2D3E1000100111111110D0D0WA1A0&&&&1111D0D1D2D3E1000100162D1WA1A0&&&&1111D0D1D2D3E1000110111010111D1D1WA1A0&&&&1111D0D1D2D3E10001163WA1A0&&&&1111D0D1D2D3E0100000WA1A0&&&&1111D0D1D2D3E0100000164四選一集成數據選擇器CT74153輸入輸出A1A0WXX10000D0010D1100D2110D3功能表控制端四選一集成數據選擇器CT74153輸入輸出A1A0WXX10165八選一集成數據選擇器74LS151功能表八選一集成數據選擇器74LS151功能表166用兩片74LS151構成十六選一數據選擇器=0D0D7=1D0D7???D0D7???A0A1A2???D0D7???A0A1A2&A0A1A2A3D8D15D0D71用兩片74LS151構成十六選一數據選擇器=0D0D7=1167???D0D7???A0A1A2???D0D7???A0A1A2&A0A2A2A3D8D15D0D7=1D8D15=1D8D151???D0D7???A0A1A2???D0D7???A0A1168分析用數據選擇器設計邏輯電路四選一選擇器功能表類似三變量函數的表達式！分析用數據選擇器設計邏輯電路四選一選擇器功能表類似三變量函數169例18：利用四選一選擇器實現如下邏輯函數。與四選一選擇器輸出的邏輯式比較可以令：變換設計時采用函數式比較法例18：利用四選一選擇器實現如下邏輯函數。與四選一選擇器輸出170接線圖）（）（）（GA1)AG(RAGRAGRY·+++=D0D1D2D3A0A1WAGRY“1”74LS1531E接線圖）（）（）（GA1)AG(RAGRAGRY·+++=D171例19：利用八選一選擇器實現如下邏輯函數。與八選一選擇器輸出的邏輯式比較可以令：變換例19：利用八選一選擇器實現如下邏輯函數。與八選一選擇器輸出172“1”接線圖YD0D1D2D3A2A1W74LS153A0D4D5D6D7“0”ABC“1”接線圖YD0D1D2D3A2A1W74LS153A0D173總結用n位地址輸入的數據選擇器，可以產生任何一種輸入變量數不大于n+1的組合邏輯函數。設計時可以采用函數式比較法?？刂贫耍吹刂份斎攵耍┳鳛檩斎攵耍瑪祿斎攵丝梢跃C合為一個輸入端。總結用n位地址輸入的數據選擇器，可以產生任何一種輸入變量數不174ABY(A=B)Y(A<B)Y(A>B)001000101010001111009.5.5數值比較器AB11&&&ABY(A=B)Y(A<B)Y(A>B)0010001010175++++++176第9章小結一、基本邏輯門電路1、與門：&ABCFF=A·B·C有0出0全1出12、或門：F=A+B+C有1出1全0出0ABCF3、非門：有1出0有0出1AF1F=A第9章小結一、基本邏輯門電路1、與門：&ABCFF=A·B·1775、或非門：有1出0全0出1ABCFF=A+B+C4、與非門：&ABCF有0出1全1出0F=A·B·C6、異或門：=1相同為0相異為1=17、同或門：相異為0相同為15、或非門：有1出0全0出1ABCFF=A+B+C4、與非178

二、邏輯函數的表示法1.邏輯狀態(tài)表；2.邏輯函數式；3.邏輯電路圖；三、邏輯代數的基本運算法則和化簡1、基本運算規(guī)則2、基本代數規(guī)律3、吸收規(guī)則二、邏輯函數的表示法1.邏輯狀態(tài)表；2.邏輯函數式；179.反變量的吸收：.原變量的吸收：A+AB=A混合變量的吸收：吸收規(guī)則.反變量的吸收：.原變量的吸收：A+AB=A混合變量的吸收：180（1）根據邏輯代數的運算法則將邏輯式的項數減少，將每一項中的變量減少。公式法卡諾圖的方法（2）根據要求將邏輯式轉換為需要的邏輯運算形式。如：“與非與非表達式”。反演定律5、化簡四、組合邏輯電路分析

列出狀態(tài)表寫出邏輯式判斷邏輯功能化簡或變換已知邏輯電路分析邏輯功能（1）根據邏輯代數的運算法則將邏輯式的項數減少，將每一項中的181五、組合邏輯電路設計

根據要求列狀態(tài)表根據狀態(tài)表寫邏輯式畫出邏輯電路化簡或變換根據要求的邏輯功能設計邏輯電路六、常用組合邏輯模塊五、組合邏輯電路設計根據要求列狀態(tài)表根據狀態(tài)表寫邏輯182邏輯符號AiBici-1siciCICO典型器件74LS283：四全加器應用用n個全加器可構成n位二進制加法器1、全加器功能：實現三個二進制數（兩個加數，一個低一位來的進位信號）的相加，產生一個本位和，一個進位信號。邏輯符號AiBici-1siciCI