數(shù)字電子技術

第3章組合邏輯電路

范立南代紅艷恩莉劉明丹中國水利水電出版社第3章組合邏輯電路

3.1組合邏輯電路的分析方法

3.2組合邏輯電路的設計方法3.3若干常用的組合邏輯電路3.4組合邏輯電路中的競爭-冒險現(xiàn)象3.1組合邏輯電路的分析方法數(shù)字電路分類：組合邏輯電路和時序邏輯電路。組合電路邏輯功能特點：任意時刻的輸出僅取決于該時刻的輸入，而與信號作用前電路原來的狀態(tài)無關；時序電路邏輯功能特點：任意時刻的輸出不僅取決于該時刻的輸入，而與信號作用前電路原來的狀態(tài)有關。圖3-1輸入、輸出組合邏輯電路的框圖圖3-1中輸出變量與輸入變量之間可表示為：

組合電路的分析步驟：1.由已知的邏輯圖，寫出相應的邏輯函數(shù)式；2.對函數(shù)式進行化簡；3.根據(jù)化簡后的函數(shù)式列真值表，找出其邏輯功能。[例3-1]試分析圖3-3所示電路的邏輯功能，并指出該電路的用途。

圖3-2例3-1的邏輯圖解：1.由邏輯圖，寫函數(shù)式：2.化簡得：3.列真值表：3.2組合邏輯電路的設計方法組合電路的設計分為：SSI設計和MSI設計，SSI設計的基本單元電路為門電路，MSI設計的基本單元電路為中規(guī)模集成電路。組合電路的設計步驟：1.進行邏輯抽象；2.寫出邏輯函數(shù)式；3.選定設計所用器件的類型；4.化簡或變換；5.畫邏輯圖。[例3-2]設計一個三變量的多數(shù)表決電路。當輸入變量中有兩個或兩個以上同意時，提議被通過；否則，提議不被通過。解：1.進行邏輯抽象：2.寫出邏輯函數(shù)式：3.選定器件類型為小規(guī)模集成電路的設計。4.化簡得：

5.畫邏輯圖：3.3若干常用的組合邏輯電路

3.3.1編碼器

編碼器是能夠?qū)崿F(xiàn)編碼功能的電路。

1二進制編碼器1）二進制普通編碼器

圖3-33位二進制普通編碼器的邏輯圖邏輯功能：將將編編成000代碼，將將編編成001代代碼，…依次次類推，將編編成成111代碼碼。表3-33位二進制普普通編碼器的的真值表2）二進制優(yōu)優(yōu)先編碼器圖3-43位二進制優(yōu)優(yōu)先編碼器的的邏輯圖表3-43位二進制優(yōu)優(yōu)先編碼器74LS148的真值表表[例3-3]試用兩片74LS148實現(xiàn)一個個16線-4線優(yōu)先編碼碼器，將~16個低電電平信號編成成1111~0000代代碼。要求優(yōu)優(yōu)先級最高。解：3.3.2譯譯碼器譯碼器是能夠夠?qū)崿F(xiàn)譯碼功功能的電路。。1．二進制譯譯碼器1）譯碼器74LS138圖3-5中中規(guī)模集成3位二進制譯譯碼器當時時，控制端有有效，輸出函函數(shù)表達式為：表3-5中中規(guī)模集成3線-8線譯譯碼器74LS138的的真值表[例3-4]試用兩片74LS138實現(xiàn)一個個4線-16線譯碼器，，要求將4位二進制代代碼0000~1111分別譯成16個低電平平信號。解：2）用74LS138實實現(xiàn)多輸出邏邏輯函數(shù)的步步驟：a)將待求求函數(shù)式化成成最小項和的的形式，并轉(zhuǎn)轉(zhuǎn)換成與非-與非式；b)畫邏輯輯圖。[例3-5]試用74LS138實實現(xiàn)多輸出邏邏輯函數(shù)：解：a)將待待求函數(shù)式化化成最小項和和的形式：轉(zhuǎn)換成與非-與非式得：：b)畫邏輯圖圖：令2．顯示譯碼碼器顯示譯碼器:用于驅(qū)動顯顯示器的譯碼碼器。七段半導體數(shù)數(shù)碼管，是由由七段獨立的的發(fā)光二極管管組成，通過過這七段獨立的的發(fā)光二極管管的不同點亮亮組合，來顯顯示０～９十十個不同的數(shù)字字。(a)外形形圖(b)共陰極(c)共陽極圖3-6半半導體數(shù)碼管管表3-6七七段顯示譯碼碼器的真值表表寫函數(shù)式：化簡得：圖3-7七七段顯示譯碼碼器7448的邏輯圖用七段顯示譯譯碼器7448直接驅(qū)動動共陰極的七七段半導體數(shù)數(shù)碼管的驅(qū)動電路路：圖3-8七七段顯示譯譯碼驅(qū)動電路路：稱為燈測試輸輸入端，低電電平有效。當當=0時，數(shù)碼碼管顯示數(shù)字8，表明該數(shù)數(shù)碼管正常工工作；否則，，數(shù)碼管不能能正常顯示。數(shù)碼碼管正常顯示示時，應令端端接高電平。。：稱為滅零輸輸入端，低電電平有效，用用于將無效的的零滅掉。：稱為消消隱輸入入/滅零零輸出端端，均為為低電平平有效。。[例3-6]設設計一個個有滅零零控制的的10位位數(shù)碼顯顯示系統(tǒng)統(tǒng)，要求求保留小數(shù)點后后一位有有效數(shù)字字。解：3.3.3數(shù)數(shù)據(jù)選擇擇器數(shù)據(jù)選擇擇器：是是能夠按按照給定定的地址址將某個個數(shù)據(jù)從從一組數(shù)數(shù)據(jù)中選出來來的電路路。1.雙雙四選一一數(shù)據(jù)選選擇器74LS153圖3-9雙四四選一數(shù)數(shù)據(jù)選擇擇器74LS153的的邏輯圖圖當=0，，即控制制端有效效時實現(xiàn)現(xiàn)數(shù)據(jù)選選擇功能能，輸出出邏輯函函數(shù)式：表3-7雙四四選一數(shù)數(shù)據(jù)選擇擇器74LS153的的真值表表2.八選選一數(shù)據(jù)據(jù)選擇器器74LS152圖3-9八選一一數(shù)據(jù)選選擇器74LS152的邏輯輯圖其函數(shù)式式：表3-8八選選一數(shù)據(jù)據(jù)選擇器器74LS152的真真值表3.用數(shù)數(shù)據(jù)選擇擇器實現(xiàn)現(xiàn)邏輯函函數(shù)的步步驟：1）變換換。2）畫邏邏輯圖。。[例3-8]用用四選一一數(shù)據(jù)選選擇器實實現(xiàn)函數(shù)數(shù)。。解：1））變換：：四選一數(shù)數(shù)據(jù)選擇擇器的輸輸出函數(shù)數(shù)式：令，，并代入入待求函函數(shù)式得得：令所以可得得：2）畫邏邏輯圖：：3.3.4加法法器半加：不考慮慮進位直直接把兩兩個二進進制數(shù)相相加。全加：考慮低低位來的的進位，，把兩個個一位二二進制數(shù)數(shù)及低位位送來的進位一一起相加加。1．一位位半加器器表3-9一位位半加器器的真值值表由表3-14，，可得出出相應的的函數(shù)式式為畫邏輯圖圖：圖3-10一一位半加加器的邏邏輯圖一位半加加器的邏邏輯符號號：圖3-11一一位半加加器的邏邏輯符號號2．一位位全加器器表3-10一一位全加加器的真真值表化簡后的的函數(shù)式式為：畫邏輯圖圖：圖3-34一一位雙全全加器74LS183的1/2邏輯輯圖一位全加加器的邏邏輯符號號：圖3-12一一位全加加器的邏邏輯符號號3．串行行進位加加法器圖3-13四四位串行行進位加加法器的的邏輯圖圖3.3.5數(shù)數(shù)值比較較器數(shù)值比較較器:能能夠?qū)崿F(xiàn)現(xiàn)兩個二二進制數(shù)數(shù)的大小小比較功功能的電電路。1．一位位數(shù)值比比較器表3-11一一位數(shù)值值比較器器的真值值表寫函數(shù)式式：畫邏輯圖圖得：圖3-14一一位數(shù)值值比較器器的邏輯輯圖2．4位位數(shù)值比比較器圖3-154位數(shù)值值比較器器CC14585的邏邏輯圖輸出函數(shù)數(shù)式為：：以兩片CC14585實現(xiàn)一一個8位位數(shù)值比比較器的的邏輯圖圖：圖3-168位數(shù)值值比較器器3.4組組合邏邏輯電路路中的競競爭-冒冒險現(xiàn)象象

3.4.1競爭爭-冒險險現(xiàn)象的的產(chǎn)生競爭：是是指門電電路的兩兩個輸入入信號同同時向相相反的邏邏輯電平平跳變的現(xiàn)象象。冒險:是是指由于于競爭的的存在，，在門電電路的輸輸出端可可能出現(xiàn)現(xiàn)尖峰脈沖的現(xiàn)現(xiàn)象。圖3-17與與門電路路的競爭爭-冒險險現(xiàn)象圖3-18或門門電路的的競爭-冒險現(xiàn)現(xiàn)象3.4.2競競爭-冒冒險現(xiàn)象象的判斷斷只有一個個變量狀狀態(tài)發(fā)生生變化情情況，電電路是否否存在競競爭-冒冒險的判斷方法法：看該電電路的邏邏輯函數(shù)數(shù)式在一一定條件件下，是是否能夠夠轉(zhuǎn)換成或或的情情況，若若能，則則該電路路存在競競爭-冒冒險；否否則，該電路不不存在競競爭-冒冒險。[例3-12]試判斷斷圖3-19所所示電路路是否存存在競爭爭-冒險險，已知知任何瞬間只只有一個個變量狀狀態(tài)發(fā)生生變化。。圖3-19例例3-12的電電路解：圖3-19的邏輯輯函數(shù)式式為：當時時，，上式可可以轉(zhuǎn)換換成故該電路路存在競競爭-冒冒險。3.4.3競競爭-冒冒險現(xiàn)象象的消除除方法由于競爭爭-冒險險，在電電路中產(chǎn)產(chǎn)生的尖尖峰脈沖沖是電路路中的噪噪聲，需要