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該電路由計(jì)數(shù)器、譯碼器及數(shù)碼管驅(qū)動(dòng)顯示電路組成，原理電路如圖所示。計(jì)數(shù)器選用74LS191四位二進(jìn)制同步可逆計(jì)數(shù)器，有四個(gè)J、K觸發(fā)器和若干門電路組成，有一個(gè)時(shí)鐘輸入（CLK）正邊沿觸發(fā)，四個(gè)觸發(fā)器同時(shí)翻轉(zhuǎn)的高速同步計(jì)數(shù)器。由輸出端QB和QD經(jīng)邏輯組合電路接至計(jì)數(shù)器（LOAD）端，構(gòu)建計(jì)數(shù)進(jìn)位阻塞電路。在設(shè)計(jì)時(shí)可根據(jù)需要，由相應(yīng)的輸出端構(gòu)建組合邏輯電路，從而實(shí)現(xiàn)不同進(jìn)制的計(jì)數(shù)器。圖12.7.1計(jì)數(shù)器、譯碼器、數(shù)碼管驅(qū)動(dòng)顯示電路從虛擬儀器中取邏輯分析儀XLA1，其上有1～F共16個(gè)輸入端，1～4端分別于計(jì)數(shù)器的四個(gè)數(shù)據(jù)輸出端QA～QD相連，第5～11端分別與數(shù)碼管的七段A～G相連，第12端接CLK脈沖輸入端。用鼠標(biāo)雙擊邏輯分析儀，將出現(xiàn)邏輯分析儀面板窗口如圖所示。圖12.7.2時(shí)鐘脈沖、輸入、輸出波形時(shí)序關(guān)系圖改變邏輯分析儀Clock區(qū)(Clock/Div)的個(gè)數(shù)，從“1”調(diào)到“32”。在圖的左側(cè)顯示的號(hào)碼為原理圖的節(jié)點(diǎn)號(hào)碼，其并不能表示出計(jì)數(shù)器輸出端和數(shù)碼管的段位字母，顯示不用鼠標(biāo)左鍵雙擊與邏輯分析儀“1”號(hào)輸入端連接的圖線，出現(xiàn)如圖所示對(duì)話框。直觀，所以要對(duì)原理圖進(jìn)行編輯。將對(duì)話框中Nodename改成與數(shù)碼管相對(duì)應(yīng)的符號(hào)A。其他與邏輯分析儀的輸入端的連線都以此法行之，點(diǎn)擊仿真開關(guān)或按F5鍵進(jìn)行仿真，計(jì)數(shù)器的輸出和數(shù)碼管的波形時(shí)序關(guān)系則立即直觀的被顯示在“LogicAnalyzer—

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