第3章FPGA／CPLD的結(jié)構(gòu)與應(yīng)用《EDA技術(shù)》3.1概述圖3-1基本PLD器件的原理結(jié)構(gòu)圖數(shù)電相關(guān)知識：組合電路：邏輯輸出總是當(dāng)前輸入狀態(tài)的函數(shù)；時序電路：邏輯輸出是當(dāng)前系統(tǒng)狀態(tài)與當(dāng)前輸入狀態(tài)的函數(shù)；任何組合電路（需要提供輸入信號的非信號）可以用與或二級門電路實現(xiàn)；任何時序電路可以在組合電路的基礎(chǔ)上加上存儲元件（鎖存器、觸發(fā)器、RAM）構(gòu)成于是人們提出一種乘積項邏輯可編程結(jié)構(gòu)：3.1.1可編程邏輯器件的發(fā)展歷程PROM(ProgrammableReadOnlyMemory)PLA(ProgrammableLogicArray)PAL(ProgrammableArrayLogic)GAL(GenericArrayLogic)EPLDCPLDFPGA3.1.2可編程邏輯器件的分類圖3-2按集成度(PLD)分類從結(jié)構(gòu)分：有乘積項結(jié)構(gòu)器件和查找表結(jié)構(gòu)器件；從編程工藝上分：熔絲型器件、反熔絲型器件、EPROM、EEPROM、SRAM、FLASH……3.2簡單PLD原理3.2.1電路符號表示圖3-3常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照3.2.1電路符號表示圖3-4PLD的互補緩沖器圖3-5PLD的互補輸入圖3-6PLD中與陣列表示圖3-7PLD中或陣列的表示圖3-8陣列線連接表示

3.2.2PROM圖3-9PROM基本結(jié)構(gòu)：其邏輯函數(shù)是：3.2.2PROM圖3-10PROM的邏輯陣列結(jié)構(gòu)邏輯函數(shù)表示：其中：MX,Y是可以編程的，即與陣列不可編程，或陣列可編程3.2.2PROM實現(xiàn)組合邏輯圖3-11PROM表達(dá)的PLD圖陣列圖3-12用PROM完成半加器邏輯陣列特點：PROM只能用于組合電路的可編程上當(dāng)輸入變量增加時，會引起存儲容量以2的冪次增加半加器的邏加函數(shù)：3.2.3PLA(可編程邏輯陣列)圖3-13PLA邏輯陣列示意圖3.2.3PLA優(yōu)點：輸入變量增多，存儲規(guī)模迅速增加的問題得到大大的緩解。不足之處：P33.3.2.4PAL圖3-15PAL結(jié)構(gòu)：圖3-16PAL的常用表示：優(yōu)點：不必考慮公共的乘積項；或門乘積項數(shù)目固定，大大簡化了算法；對于多個乘積項可通過輸出端反饋來解決。3.2.4PAL圖3-17一種PAL16V8的部分結(jié)構(gòu)圖3.2.5GAL圖3-18GAL16V8的結(jié)構(gòu)圖邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V8GAL：

GeneralArrayLogicDevice最多有8個或項，每個或項最多有32個與項乘積項邏輯3.2.5GALGAL首次在PLD上采用EEPROM工藝GAL亦是與陣列可編程，或陣列固定GAL對I/0結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，在輸出部分增加OLMCGAL的OLMC單元設(shè)有多種組態(tài)，可配置成專用組合輸出、專用輸入、組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等，為邏輯電路設(shè)計提供了極大的靈活性。3.2.5GAL圖3-19寄存器輸出結(jié)構(gòu)圖3-20寄存器模式組合雙向輸出結(jié)構(gòu)3.2.5GAL圖3-21組合輸出雙向結(jié)構(gòu)圖3-22復(fù)合型組合輸出結(jié)構(gòu)3.2.5GAL圖3-23反饋輸入結(jié)構(gòu)圖3-24輸出反饋結(jié)構(gòu)3.2.5GAL圖3-25簡單模式輸出結(jié)構(gòu)OLMC的所有這些輸出結(jié)構(gòu)和工作模式的選擇和確定（即對其中的多路選擇器的控制）均由EDA開發(fā)軟件，根據(jù)GAL的邏輯設(shè)計文件的邏輯關(guān)系自動形成控制文件。即將設(shè)計文件綜合成可下載于GAL的JEDEC標(biāo)準(zhǔn)格式文件（即熔絲圖文件），該文件包含對OLMC輸出結(jié)構(gòu)和工作模式及可編程與陣列各連線熔絲點的選擇信息。3.3CPLD結(jié)構(gòu)與工作原理(1)邏輯陣列塊(LAB)圖3-27-MAX7128S的結(jié)構(gòu)每個LAB由16個宏單元構(gòu)成多個LAB通過可編程連線陣列PIA和全局總線連接在一起圖3-26MAX7000系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴(kuò)展項清零時鐘清零選擇寄存器旁路并行擴(kuò)展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇2(2)宏單元三個功能塊：邏輯陣列、乘積項選擇矩陣、可編程寄存器可配置為時序邏輯或組合邏輯工作方式。3.3CPLD結(jié)構(gòu)與工作原理(3)擴(kuò)展乘積項圖3-28共享擴(kuò)展乘積項結(jié)構(gòu)每個LAB有16個共享擴(kuò)展項。可被LAB內(nèi)任何一個或全部宏單元使用和共享，以便實現(xiàn)復(fù)雜的邏輯函數(shù)。圖3-29并聯(lián)擴(kuò)展項饋送方式3.3CPLD結(jié)構(gòu)與工作原理允許最多20個乘積項直接送到宏單元的“或”邏輯，其中五個乘積項由宏單元本身提供，另外15個并聯(lián)擴(kuò)展項由同一個LAB中鄰近宏單元借用。3.3CPLD結(jié)構(gòu)與工作原理(4)可編程連線陣列不同的LAB通過在可編程連線陣列(PIA)上布線，以相互連接構(gòu)成所需的邏輯。圖3-30PIA信號布線到LAB的方式(5)I/O控制塊圖3-31-EPM7128S器件的I/O控制塊I/O控制塊允許每個I/O引腳被單獨被配置為輸入、輸出和雙向工作方式。3.4.1查找表邏輯結(jié)構(gòu)圖3-32FPGA查找表單元查找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。3.4FPGA的結(jié)構(gòu)與工作原理

查找表（Look-Up-Table)的原理與結(jié)構(gòu)下面是一個4輸入與門的例子，查找表結(jié)構(gòu)的FPGA邏輯實現(xiàn)原理A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣PLD就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)）這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法完成的的電路，就需要通過進(jìn)位邏輯將多個單元相連，這樣FPGA就可以實現(xiàn)復(fù)雜的邏輯。KX康芯科技3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理

圖3-34CycloneLE結(jié)構(gòu)圖

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-35CycloneLE普通模式

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-36CycloneLE動態(tài)算術(shù)模式

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-37CycloneLAB結(jié)構(gòu)

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-38LAB陣列

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-39LAB控制信號生成

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-40快速進(jìn)位選擇鏈

3.4FPGA的結(jié)構(gòu)與工作原理

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-41LUT鏈和寄存器鏈的使用

3.4FPGA的結(jié)構(gòu)與工作原理

3.4.2Cyclone/CycloneII系列器件的結(jié)構(gòu)與原理圖3-42LVDS連接

3.5硬件測試技術(shù)

3.5.1

內(nèi)部邏輯測試圖3-43邊界掃描電路結(jié)構(gòu)

3.5.2JTAG邊界掃描測試

3.5硬件測試技術(shù)

表3-1邊界掃描IO引腳功能

3.5.2JTAG邊界掃描測試

引

腳描

述功

能TDI測試數(shù)據(jù)輸入(TestDataInput)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(TestDataOutput)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。TMS測試模式選擇(TestModeSelect)控制信號輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(TestClockInput)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(TestResetInput)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。3.5硬件測試技術(shù)

圖3-44邊界掃描數(shù)據(jù)移位方式

3.5.2JTAG邊界掃描測試

3.5.2JTAG邊界掃描測試

圖3-45JTAGBST系統(tǒng)內(nèi)部結(jié)構(gòu)

KX康芯科技3.5.2JTAG邊界掃描測試

圖3-46JTAGBST系統(tǒng)與與FPGA器件關(guān)聯(lián)結(jié)構(gòu)圖

3.5硬件測試技術(shù)

圖3-47JTAGBST選擇命令模式時序

3.5.2JTAG邊界掃描測試

3.5.3嵌入式邏輯分析儀

3.6FPGA/CPLD產(chǎn)品概述

3.6.1Lattice公司CPLD器件系列

1.ispLSI器件系列

ispLSI1000E系列

ispLSI2000E/2000VL/200VE系列

ispLSI8000/8000V系列

ispLSI5000V系列

2.ispMACH4000系列

3.LatticeEC&ECP系列

IspMACH4000Z、ispMACH4000V、

ispMACH4000Z3.6FPGA/CPLD產(chǎn)品概述

3.6.2Xilinx公司的FPGA和CPLD器件系列

2.SpartanⅡ&Spartan-3&Spartan3E器件系列

5.Xilinx的IP核

1.Virtex-4系列FPGAVirtex-4LXVirtex-4SXVirtex-4FX3.XC9500&XC9500XL系列CPLD4.XilinxFPGA配置器件SPROM3.6FPGA/CPLD產(chǎn)品概述

3.6.3Altera公司FPGA和CPLD器件系列

1.StratixII系列FPGA5.MAX系列CPLD3.ACEX系列FPGA4.FLEX系列FPGA2.Stratix系列FPGA6.Cyclone系列FPGA低成本FPGA7.CycloneII系列FPGA8.MAXII系列器件

9.Altera宏功能塊及IP核

3.6FPGA/CPLD產(chǎn)品概述

3.6.4Actel公司的FPGA器件

3.6.5Altera公司的FPGA配置方式與配置器件

器

件功能描述封裝形式EPC21695680×1位，3.3/5V供電20腳PLCC、32腳

TQFPEPC11046496×1位，3.3/5V供電8腳PDIP、20腳PLCCEPC1441440800×1位，3.3/5V供電8腳PDIP、20腳PLCC表3-2AlteraFPGA常用配置器件

3.7編程與配置

表3-3圖3-48接口各引腳信號名稱

編程工藝

基于電可擦除存儲單元的EEPROM或Flash技術(shù)基于SRAM查找表的編程單元

基于反熔絲編程單元

引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS---TDIGND3.7編程與配置

3.7.1JTAG方式的在系統(tǒng)編程(ISP)

表3-3圖3-48接口各引腳信號名稱

3.7編程與配置

3.7.1JTAG方式的在系統(tǒng)編程

圖3-49多CPLD芯片ISP編程連接方式

3.7編程與配置

3.7.2