DDR的基本原理與工作過程一、DDR的基本原理與工作過程這種內(nèi)部存儲單元容量（也可以稱為芯片內(nèi)部總線位寬）=2x芯片位寬（也可稱為芯片I/O總線位寬）的設(shè)計，就是所謂的兩位預(yù)?。?-bitPrefetch），有的公司則貼切的稱之為2-nPrefetch（n代表芯片位寬）。在實(shí)際工作中，L-Bank地址與相應(yīng)的行地址是同時發(fā)出的，此時這個命令稱之為“行有效”或“行激活”（RowActive）□在此之后，將發(fā)送列地址尋址命令與具體的操作命令（讀或?qū)懀?，這兩個命令也是同時發(fā)出的，所以一般都會以“讀/寫命令”來表示列尋址。根據(jù)相關(guān)的標(biāo)準(zhǔn)，從行有效到讀/寫命令發(fā)出之間的間隔被定義為tRCD，即RAStoCASDelay（RAS至CAS延遲，RAS就是行地址選通脈沖，CAS就是列地址選通脈沖），大家也可以理解為行選通周期。tRCD是SDRAM的一個重要時序參數(shù)，可以通過主板BIOS經(jīng)過北橋芯片進(jìn)行調(diào)整。廣義的tRCD以時鐘周期（tCK,ClockTime）數(shù)為單位，比如tRCD=2,就代表延遲周期為兩個時鐘周期，具體到確切的時間，則要根據(jù)時鐘頻率而定：對于PC100SDRAM（時鐘頻率等同于DDR-200），tRCD=2，代表20ns的延遲；對于PC133（時鐘頻率等于DDR-266）貝9為15ns。相關(guān)的列地址被選中之后，將會觸發(fā)數(shù)據(jù)傳輸，但從存儲單元中輸出到真正出現(xiàn)在內(nèi)存芯片的I/O接口之間還需要一定的時間（數(shù)據(jù)觸發(fā)本身就有延遲，而且還需要進(jìn)行信號放大），這段時間就是非常著名的CL（CASLatency，列地址脈沖選通潛伏期）。CL的數(shù)值與tRCD一樣，以時鐘周期數(shù)表示。如DDR-400，時鐘頻率為200MHz,時鐘周期為5ns，那么CL=2就意味著10ns的潛伏期。不過，CL只是針對讀取操作；對于SDRAM，寫入是沒有潛伏期的；對于DDRSDRAM，寫入潛伏期在0.75至1.25個時針周期之間。目前內(nèi)存的讀寫基本都是連續(xù)的，因?yàn)榕cCPU交換的數(shù)據(jù)量以一個CacheLine（即CPU內(nèi)Cache的存儲單位）的容量為準(zhǔn)，一般為64字節(jié)。而現(xiàn)有的P-Bank位寬為8字節(jié)，那么就要一次連續(xù)傳輸8次，這就涉及到我們也經(jīng)常能遇到的突發(fā)傳輸?shù)母拍?。突發(fā)（Burst）是指在同一行中相鄰的存儲單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞剑B續(xù)傳輸?shù)闹芷跀?shù)就是突發(fā)長度（BurstLengths，簡稱BL）。在進(jìn)行突發(fā)傳輸時，只要指定起始列地址與突發(fā)長度，內(nèi)存就會依次地自動對后面相應(yīng)數(shù)量的存儲單元進(jìn)行讀/寫操作而不再需要控制器連續(xù)地提供列地址（SDRAM與DDRSDRAM的突發(fā)傳輸對列尋址的操作數(shù)量有所不同，在此不再細(xì)說）。這樣，除了第一筆數(shù)據(jù)的傳輸需要若干個周期（主要是之前的延遲，一般的是tRCD+CL）夕卜，其后每個數(shù)據(jù)只需一個周期的即可獲得。突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長度，后續(xù)的尋址與數(shù)據(jù)的讀取自動進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸。在數(shù)據(jù)讀取完之后，為了騰出讀出放大器以供同一L-Bank內(nèi)其他行的尋址并傳輸數(shù)據(jù)，內(nèi)存芯片將進(jìn)行預(yù)充電的操作來關(guān)閉當(dāng)前工作行。當(dāng)前尋址的存儲單元是B1、R2、C6。如果接下來的尋址命令是B1、R2、C4,則不用預(yù)充電，因?yàn)樽x出放大器正在為這一行服務(wù)。但如果地址命令是B1、R4、C4，由于是同一L-Bank的不同行，那么就必須要先把R2關(guān)閉，才能對R4尋址。從開始關(guān)閉現(xiàn)有的工作行，到可以打開新的工作行之間的間隔就是tRP（RowPrechargecommandPeriod，行預(yù)充電有效周期），單位也是時鐘周期數(shù)。二、DDRSDRAM的關(guān)鍵部分DDRSDRAM與SDRAM一樣，在開機(jī)時也要進(jìn)行MRS，不過由于操作功能的增多，DDRSDRAM在MRS之前還多了一EMRS階段（ExtendedModeRegisterSet，擴(kuò)展模式寄存器設(shè)置），這個擴(kuò)展模式寄存器控制著DLL的有效/禁止、輸出驅(qū)動強(qiáng)度、QFC有效/無效等。差分時鐘是DDR的一個必要設(shè)計，但CK#的作用，并不能理解為第二個觸發(fā)時鐘（你可以在講述DDR原理時簡單地這么比喻），而是起到觸發(fā)時鐘校準(zhǔn)的作用。由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因?yàn)闇囟取㈦娮栊阅艿母淖兊仍?，CK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。而由于上下沿觸發(fā)的原因，也使CL=1.5和2.5成為可能，并容易實(shí)現(xiàn)。2、數(shù)據(jù)選取脈沖（DQS）它的功能主要用來在一個時鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發(fā)來的DQS信號，讀取時，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。在讀取時，DQS與數(shù)據(jù)信號同時生成（也是在CK與CK#的交叉點(diǎn)）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQS生成的間隔，數(shù)據(jù)真正出現(xiàn)在數(shù)據(jù)I/O總線上相對于DQS觸發(fā)的時間間隔被稱為tAC。注意，這與SDRAM中的tAC的不同。實(shí)際上，DQS生成時，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，tAC是指上文結(jié)構(gòu)圖中灰色部分的數(shù)據(jù)輸出時間，由于預(yù)取的原因，實(shí)際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對tAC也有一定的要求，對于DDR266,tAC的允許范圍是±0.75ns，對于DDR333，則是±0.7ns，有關(guān)它們的時序圖示見前文，其中CL里包含了一段DQS的導(dǎo)入期。2+、CL（CASLatency）指的是內(nèi)存存取數(shù)據(jù)所需的延遲時間，簡單的說，就是內(nèi)存接到CPU的指令后的反應(yīng)速度。3、寫入延遲寫入延遲已經(jīng)不是0了，在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達(dá)。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS，WRITECommandtothefirstcorrespondingrisingedgeofDQS），對于這個時間大家應(yīng)該很好理解了。為什么要有這樣的延遲設(shè)計呢？原因也在于同步，畢竟一個時鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準(zhǔn)備才行。tDQSS是DDR內(nèi)存寫入操作的一個重要參數(shù)，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。有人可能會說，如果這樣，DQS不就與芯片內(nèi)的時鐘不同步了嗎？對，正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同步，而數(shù)據(jù)的接受則完全依靠DQS進(jìn)行同步，所以DQS與時鐘不同步也無所謂。不過，tDQSS產(chǎn)生了一個不利影響一一讀后寫操作延遲的增加，如果CL=2.5，還要在tDQSS基礎(chǔ)上加入半個時鐘周期，因?yàn)槊疃家贑K的上升沿發(fā)出。4、 突發(fā)長度與寫入掩碼在DDRSDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有隨機(jī)存取的操作（突發(fā)長度為1）和全頁式突發(fā)。這是為什么呢？因?yàn)長-Bank—次就存取兩倍于芯片位寬的數(shù)據(jù)，所以芯片至少也要進(jìn)行兩次傳輸才可以，否則內(nèi)部多出來的數(shù)據(jù)怎么處理？而全頁式突發(fā)事實(shí)證明在PC內(nèi)存中是很難用得上的，所以被取消也不希奇。另外，DDR內(nèi)存的數(shù)據(jù)真正寫入由于要經(jīng)過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-II規(guī)范中更是將tWR列為模式寄存器的一項(xiàng)，可見它的重要性。但是，突發(fā)長度的定義也與SDRAM的不一樣了，它不再指所連續(xù)尋址的存儲單元數(shù)量，而是指連續(xù)的傳輸周期數(shù)，每次是一個芯片位寬的數(shù)據(jù)。對于突發(fā)寫入，如果其中有不想存入的數(shù)據(jù)，仍可以運(yùn)用DM信號進(jìn)行屏蔽。DM信號和數(shù)據(jù)信號同時發(fā)出，接收方在DQS的上升與下降沿來判斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS中部選取的數(shù)據(jù)就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發(fā)出DM信號給北橋作為屏蔽讀取數(shù)據(jù)的參考。其實(shí)，該讀哪個數(shù)據(jù)也是由北橋芯片決定的，所以芯片也無需參與北橋的工作，哪個數(shù)據(jù)是有用的就留給北橋自己去選吧。5、 延遲鎖定回路（DLL）DDRSDRAM對時鐘的精確性有著很高的要求，而DDRSDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘，在理論上DDRSDRAM這兩個時鐘應(yīng)該是同步的，但由于種種原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩(wěn)定的情況（SDRAM也有內(nèi)部時鐘，不過因?yàn)樗墓ぷ?傳輸頻率較低，所以內(nèi)外同步問題并不突出）。DDRSDRAM的tAC就是因?yàn)閮?nèi)部時鐘與外部時鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯誤的惡果。實(shí)際上，不同步就是一種正/負(fù)延遲，如果延遲不可避免，那么若是設(shè)定一個延遲值，如一個時鐘周期，那么內(nèi)外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會絕對統(tǒng)一，所以需要根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實(shí)現(xiàn)與外部時鐘的同步，這就是DLL的任務(wù)。DLL不同于主板上的PLL，它不涉及頻率與電壓轉(zhuǎn)換，而是生成一個延遲量給內(nèi)部時鐘。目前DLL有兩種實(shí)現(xiàn)方法，一個是時鐘頻率測量法(CFM，ClockFrequencyMeasurement)，—個是時鐘比較法(CC，ClockComparator)。CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時鐘，這樣內(nèi)外時鐘正好就相差了一個時鐘周期，從而實(shí)現(xiàn)同步。DLL就這樣反復(fù)測量反復(fù)控制延遲值，使內(nèi)部時鐘與外部時鐘保持同步。CC的方法則是比較內(nèi)外部時鐘的長短，如果內(nèi)部時鐘周期短了，就將所少的延遲加到下一個內(nèi)部時鐘周期里，然后再與外部時鐘做比較，若是內(nèi)部時鐘周期長了，就將多出的延遲從下一個內(nèi)部時鐘中刨除，如此往復(fù)，最終使內(nèi)外時鐘同步。CFM與CC各有優(yōu)缺點(diǎn)，CFM的校正速度快，僅用兩個時鐘周期，但容易受到噪音干擾，并且如果測量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯下去了。CC的優(yōu)點(diǎn)則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個數(shù)據(jù)(而且不會太嚴(yán)重)，不會涉及到后面的延遲修正，但它的修正時間要比CFM長。DLL功能在DDRSDRAM中可以被禁止，但僅限于除錯與*估操作，正常工作狀態(tài)是自動有效的。DDRSDRAM［瀏覽次數(shù)：107次］DDR(DoubleDataRate)SDRAM就是雙倍數(shù)據(jù)傳輸率的SDRAM。DDR內(nèi)存是更先進(jìn)的SDRAM。SDRAM只在時鐘周期的上升沿傳輸指令、地址和數(shù)據(jù)。而DDR內(nèi)存的數(shù)據(jù)線有特殊的電路，可以讓它在時鐘的上、下沿都傳輸數(shù)據(jù)。目錄DDRSDRAM的簡介DDRSDRAM與SDRAM的區(qū)另ijDDRSDRAM的時序介紹DDRSDRAM的說明DDRSDRAM的結(jié)構(gòu)與接口定義DDRSDRAM的簡介?DDR內(nèi)存是更先進(jìn)的SDRAM。SDRAM只在時鐘周期的上升沿傳輸指令、地址和數(shù)據(jù)。而DDR內(nèi)存的數(shù)據(jù)線有特殊的電路，可以讓它在時鐘的上、下沿都傳輸數(shù)據(jù)。所以DDR在每個時鐘周期可以傳輸兩個數(shù)據(jù)，而SDRAM只能傳輸一個數(shù)據(jù)。舉例來說，DDR266能提供266MHzx2x4B=2.1GB/s的內(nèi)存帶寬。另外，由于它是基于SDRAM的設(shè)計制造技術(shù)，因此廠房、流水線等設(shè)備的更新成本可降到最低。這就使得DDRSDRAM的價格比普通的SDRAM貴不了多少(10%)。因此，DDRSDRAM在當(dāng)前得到了非常廣泛的應(yīng)用。DDRSDRAM與SDRAM的區(qū)別?DDRSDRAM與SDRAM的不同主要體現(xiàn)在以下幾個方面：(1)初始化。SDRAM在開始使用前要進(jìn)行初始化，這項(xiàng)工作主要是對模式寄存器進(jìn)行設(shè)置，即MRS。DDRSDRAM與SDRAM一樣，在開機(jī)時也要進(jìn)行MRS，不過由于操作功能的增多，DDRSDRAM在MRS之前還增加了一個擴(kuò)展模式寄存器設(shè)置(EMRS)過程。這個擴(kuò)展模式寄存器對DLL的有效與禁止、輸出驅(qū)動強(qiáng)度等功能實(shí)施控制。(2)時鐘。前面介紹SDRAM時已經(jīng)看到，SDRAM的讀/寫采用單一時鐘。在DDRSDRAM工作中要用差分時鐘，也就是兩個時鐘，一個是CLK,另一個是與之反相的CK#。CK#并不能被理解為第二個觸發(fā)時鐘(可以在講述DDR原理時簡單地這么比喻)，它能起到觸發(fā)時鐘校準(zhǔn)的作用。由于數(shù)據(jù)是在CLK的上下沿觸發(fā)的，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求對CLK的上下沿間距要有精確的控制。但因?yàn)闇囟?、電阻性能的改變等原因，CLK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用(CLK上升快下降慢，CK#則是上升慢下降快)。而由于上下沿觸發(fā)的原因，也使CL=1.5或2.5成為可能，并容易實(shí)現(xiàn)。數(shù)據(jù)選取(DQS)脈沖。DQS是DDRSDRAM中的重要信號，其功能主要用來在一個時鐘周期內(nèi)準(zhǔn)確地區(qū)分出每個傳輸周期，并使數(shù)據(jù)得以準(zhǔn)確接收。每一塊DDRSDRAM芯片都有一個雙向的DQS信號線。在寫入時，它用來傳送由北橋發(fā)來的DQS信號；在讀取時，則由芯片生成DQS向北橋發(fā)送。可以說，DQS就是數(shù)據(jù)的同步信號。寫入延時。在寫入時，與SDRAM的0延時不一樣，DDRSDRAM的寫入延遲已經(jīng)不是0了。在發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達(dá)。這個周期被稱為DQS相對于寫入命令的延遲時間。為什么會有這樣的延遲呢？原因也在于同步，畢竟在一個時鐘周期內(nèi)進(jìn)行兩次傳送需要很高的控制精度，它必須要等接收方做好充分的準(zhǔn)備才行otDQSS是DDR內(nèi)存寫入操作的一個重要參數(shù)，太短的話恐怕接收有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。突發(fā)長度與寫入掩碼。在DDRSDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有了SDRAM的隨機(jī)存取的操作(突發(fā)長度為1)和全頁式突發(fā)方式。同時，突發(fā)長度的定義也與SDRAM的不一樣了，它不再指所連續(xù)尋址的存儲單元數(shù)量，而是指連續(xù)的傳輸周期數(shù)。對于突發(fā)寫入，如果其中有不想存入的數(shù)據(jù)，仍可以運(yùn)用DM信號進(jìn)行屏蔽。DM信號和數(shù)據(jù)信號同時發(fā)出，接收方在DQS的上升沿與下降沿來判斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS脈沖中部選取的數(shù)據(jù)就被屏蔽了。(6)延遲鎖定回路(DLL)。DDRSDRAM對時鐘的精確性有著很高的要求，而DDRSDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘。在理論上，DDRSDRAM的這兩個時鐘應(yīng)該是同步的，但由于種種原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時鐘頻率本身也有不穩(wěn)定的情況。這就需要根據(jù)外部時鐘動態(tài)修正內(nèi)部時鐘的延遲來實(shí)現(xiàn)內(nèi)部時鐘與外部時鐘的同步，為此專門設(shè)置了DLLo利用這種電路，可使內(nèi)部時鐘與外部時鐘保持同步。DDRSDRAM的時序介紹(1)讀出°DDRSDRAM的讀出時序關(guān)系與SDRAM很相似，如圖所示。(2)寫入。突發(fā)寫入的時序如圖所示。在圖中表示的是突發(fā)寫入的過程，突發(fā)長度為4。由圖我們注意到，在寫入第一個數(shù)據(jù)前有一段寫入延時tDQSS。同樣，DDRSDRAM是每個時鐘周期寫入兩個數(shù)據(jù)。最后要說明的是，為了使用戶用好DDRSDRAM，廠家為我們開發(fā)了有關(guān)的控制