本科實驗報告實驗名稱：流水線機(jī)制CPU的實現(xiàn)一、實驗內(nèi)容和原理實驗內(nèi)容：1、分析ARM指令集，明確指令功能、指令在CPU中執(zhí)行各階段中的行為；2、設(shè)計ARM解決器的數(shù)據(jù)通路和控制通路，畫出指令描述表和指令的狀態(tài)轉(zhuǎn)換圖；3、運用Vivado軟件，用Verilog硬件描述語言描述解決器中的各個分部件,每個分部件通過功能仿真；4、運用Vivad。軟件，用Verilog硬件描述語言實現(xiàn)分部件的互連，即實現(xiàn)數(shù)據(jù)通路和控制通路；5、編寫測試用的匯編指令，并將匯編指令轉(zhuǎn)換為二進(jìn)制的指令編碼，并且加載到解決器中的指令存儲器中。6、將ARM解決器編程下載至FPGA實驗板，運營測試程序，并通過開發(fā)板上的led或數(shù)碼管顯示執(zhí)行結(jié)果。二、實驗環(huán)節(jié)與實驗結(jié)果寫出實驗操作的總體思緒、操作規(guī)范和重要注意事項；按順序記錄實驗中每一個環(huán)節(jié)和實驗現(xiàn)象。畫出必要的實驗裝置結(jié)構(gòu)示意圖，并配以相應(yīng)文字說明;（一）說明你所實現(xiàn)的ARM解決器是多周期還是流水線CPU；一共實現(xiàn)了多少條指令?測試通過了多少條指令？我實現(xiàn)的解決器是流水線的，一共實現(xiàn)了10條指令，測試通過了10條指令。（二）描述你的設(shè)計思緒，假如你實現(xiàn)了多周期和流水線CPU,請分別描述多周期CPU設(shè)計思緒：流水線解決器設(shè)計思緒：由于將多周期的階段提成五級流水，無法設(shè)立統(tǒng)一的控制信號，而是讓每一級流水段根據(jù)自己輸入的指令產(chǎn)生控制信號,即將各個控制信號分屬到兩級流水之間的寄存器當(dāng)中。本想設(shè)計一個移位寄存器來將指令分別送入各級寄存器，但是發(fā)現(xiàn)不是特別有必要這樣做，由于可以將指令一級一級傳遞下去可以實現(xiàn)同樣的功能。總共分五級流水，取指,譯碼，執(zhí)行，存儲,寫回。假如指令之間出現(xiàn)相關(guān)則設(shè)立空指令,假如碰到空指令則所有控制信號為0,不產(chǎn)生任何有影響的操作。（三）對于實現(xiàn)的多周期解決器，為你所實現(xiàn)的指令畫出指令描述表，和指令的狀態(tài)轉(zhuǎn)換圖，一類指令可以畫一個表或一個狀態(tài)轉(zhuǎn)換圖助記符功能操作描述LDR加載字RF[rd]=Mem[Addr]STR存儲字Mem[Addr]=RF[rd]

ADD加RF[rd]=RF[rn]+Src2SUB減RF[rd]=RF[rn]-Src2AND與RF[rd]=RF[rn]&Src2ORR或RF[rd]=RF[rn]|Src2EOR異或RF[rd]=RF[rnrSrc2MOV移動RF[rd]=Src2CMP比較Setf1agsbasedonRF[rn]-Src2B轉(zhuǎn)移PC=PC+4+BranchAddr（四）畫出你設(shè)計的解決器（多周期和流水線）的數(shù)據(jù)通路和控制通路的合成圖,規(guī)定為ViS。圖或其他可再次修改的圖，不能僅用無法修改的圖片流水線數(shù)據(jù)通路（viSO圖雙擊用Vis0打開）（一）假如你設(shè)計的是流水線CPU,描述你的設(shè)計思緒,實現(xiàn)方法，和多周期實現(xiàn)時的異同。流水線實現(xiàn)的時候與多周期的相同之處在于各級部件均相同，控制信號也相似，不同之處在于多周期是狀態(tài)機(jī)轉(zhuǎn)換，控制信號統(tǒng)一生成，而流水線是分段解決，流水作業(yè)，各級流水線寄存器產(chǎn)生控制該級流水的控制信號。將一個指令提成5個相同階段執(zhí)行，可以提高并行性，充足運用硬件資源。（二）你的驗證程序，匯編形式,帶注釋

指令功能描述結(jié)果E3A01001MOVRF[1],1RF[1]=1E3AO2023MOVRF[2],1RF[2]=1E3A06002MOVRF[6],2RF[6]=2E3A07005MOVRF[7],5RF[7]=5E1560007CMPRF[6],RF[7]Z=(RF[6]==RF[7]?)1:008000003B,3Z=1,跳至E5801000E0811002RF[1]=RF[1]+RF[2]RF[1]=RF[1]+RF[2]E0412023RF[2]=RF[1]-葉⑵RF[2]=RF[1]-RF[2]E2866001RF[6]=RF[6]+1RF[6]=RF[6]+1E8FFFFF9B,-7跳至E1560007執(zhí)行E5801000MEM[O]=RF[1]MEM[0]=RF[1]（七）你的實驗結(jié)果見實驗結(jié)果分析。三、實驗結(jié)果分析說明分析方法（邏輯分析、系統(tǒng)科學(xué)分析、模糊數(shù)學(xué)分析或記錄分析的方法等）,對原始數(shù)據(jù)進(jìn)行分析和解決，寫出明確的實驗結(jié)果，并說明其可靠限度;我將斐波那契數(shù)列計算到了5,結(jié)果應(yīng)當(dāng)顯示1,2,3,5.最終結(jié)果為5lameValue5,8”??5,885nsIlli10Vs..5,895ns1115,900nstill"douta[31:0]0oooooooo0000000彳色皿31:0)jboooooos00000005WRF[6][31:0]WRF[2][31:0]WRFllJpliO]WDM[0][31:0]000000050000000300000005000000051J—00000005—000000030000000500000005—W201——0八、問題與建議對實驗過程中出現(xiàn)的問題進(jìn)行描述、分析，提出解決思緒和方法，無法解決的，要說明因素;記錄實驗心得體會，提出建議。流水線實現(xiàn)起來較多周期要容易一些，也也許是已經(jīng)對軟件操作比較純熟，差錯的能力也提高了，所以將多周期改導(dǎo)致流水線的時候沒花太多功夫，重要就是將控制信號分屬到各個寄存器當(dāng)中去，并對RF單獨開一個讀口給Rd字段，由于要在一拍讀出三個寄存器的值較為困難。還將RF的讀功能取消時鐘上升沿觸發(fā)而是改成只要地址改變就讀，這樣可以節(jié)省在兩個流水段之間的時鐘周期數(shù)為1,取消ALUout寄存器以及CPSR,而將其結(jié)果直接輸入下一個流水段之間的寄存器，目的同樣是為了減少兩個流水段之間的時鐘周期為1。但是要保存PC的寄存滯功能。四、實驗總結(jié)本次實驗我學(xué)會了使用Verilog硬件描述語言，通過軟件設(shè)計的形式來設(shè)計硬件電路。Verilog語言不難學(xué)，類似于C語言，可以類比學(xué)習(xí)。數(shù)據(jù)通路以及CPU的設(shè)計都是數(shù)字電路基礎(chǔ)以及計算機(jī)原理知識的綜合運用。本次實驗提高了我綜合