電子設(shè)計(jì)自動(dòng)化第四章第一頁，共三十七頁，2022年，8月28日*.gdf 圖形設(shè)計(jì)文件*.tdf AHDL設(shè)計(jì)文件*.vhd VHDL設(shè)計(jì)文件*.v VerilogHDL設(shè)計(jì)文件*.wdf 波形設(shè)計(jì)文件*.edf EDIF輸入文件*.sch OrCAD圖表文件*.adf Altera設(shè)計(jì)文件支持的輸入文件一、設(shè)計(jì)輸入第二頁，共三十七頁，2022年，8月28日1、原理圖設(shè)計(jì)輸入第三頁，共三十七頁，2022年，8月28日1）調(diào)用元器件（元件庫）prim： 基本的門電路圖元符號(hào)mega_lpm: 大規(guī)模器件的宏單元符號(hào)mf： 主要是74系列器件圖元符號(hào)edif： 74系列集電極開路器件圖元2）連接元器件（直線連接法+命名法）提供橡皮筋功能連接（Rubberbanding），當(dāng)移動(dòng)選中符號(hào)時(shí)，其連接的連線隨符號(hào)一起移動(dòng)。3）建立輸入和輸出引腳第四頁，共三十七頁，2022年，8月28日2、文本輸入第五頁，共三十七頁，2022年，8月28日1）文本文件的建立文本文件的擴(kuò)展名選擇應(yīng)對(duì)應(yīng)。

文件名與VHDL文件的設(shè)計(jì)實(shí)體名保持一致。2）文本文件的編輯

設(shè)計(jì)者一定要注意到字體的提醒作用：關(guān)鍵詞為藍(lán)色，雙引號(hào)內(nèi)為綠色，其余為黑色。3）文本文件的檢查 為了保證輸入的VHDL文件的正確性，應(yīng)檢查文件的句法錯(cuò)誤。第六頁，共三十七頁，2022年，8月28日結(jié)構(gòu)體模塊實(shí)體模塊庫模塊進(jìn)程模塊第七頁，共三十七頁，2022年，8月28日波形輸入第八頁，共三十七頁，2022年，8月28日二、設(shè)計(jì)處理編譯網(wǎng)表提取數(shù)據(jù)庫建立邏輯綜合邏輯劃分分配定時(shí)模擬網(wǎng)表裝配第九頁，共三十七頁，2022年，8月28日1）編譯網(wǎng)表提取CompilerNetlistExtractor：從項(xiàng)目文件中提取對(duì)應(yīng)的二進(jìn)制網(wǎng)表文件*.cnf，產(chǎn)生它們之間的互連文件*.hif，描述項(xiàng)目所有文件之間的連接關(guān)系。檢查每個(gè)文件是否有重復(fù)的節(jié)點(diǎn)名、是否缺輸入或輸出引腳、是否有輸出并聯(lián)等錯(cuò)誤。第十頁，共三十七頁，2022年，8月28日2）數(shù)據(jù)庫建立DatabaseBuilder：將*.cnf和*.hif（層次互連文件）連接起來，將整個(gè)設(shè)計(jì)轉(zhuǎn)變成一個(gè)完全平面化的設(shè)計(jì)數(shù)據(jù)庫。檢查整個(gè)設(shè)計(jì)中的邏輯完整性和一致性，檢查邊界連接關(guān)系及句法等。3）邏輯綜合LogicSynthesize：對(duì)數(shù)據(jù)庫中的數(shù)據(jù)進(jìn)行整理，計(jì)算每個(gè)到庫器件輸入端的布爾方程，并整理成乘積項(xiàng)之和的形式，化簡，合并多余的乘積項(xiàng)。第十一頁，共三十七頁，2022年，8月28日4）邏輯劃分Partitioner：設(shè)計(jì)規(guī)模太大，無法用一個(gè)器件實(shí)現(xiàn)時(shí)，MAX+plusII系統(tǒng)將劃分邏輯，由多個(gè)器件實(shí)現(xiàn)。5）分配Fitter：對(duì)數(shù)據(jù)庫中的數(shù)據(jù)進(jìn)行整理，計(jì)算每個(gè)到庫器件輸入端的布爾方程，并整理成乘積項(xiàng)之和的形式，化簡，合并多余的乘積項(xiàng)。第十二頁，共三十七頁，2022年，8月28日6）定時(shí)模擬網(wǎng)表TimingSNFExtractor：產(chǎn)生*.snf文件，文件內(nèi)包含的邏輯信息和時(shí)間信息，提供仿真和定時(shí)分析使用。7）裝配Assembler：將分配以后的數(shù)據(jù)轉(zhuǎn)化為對(duì)應(yīng)的編程數(shù)據(jù)，并以二進(jìn)制可編程目標(biāo)文件*.pof的形式存放。第十三頁，共三十七頁，2022年，8月28日排錯(cuò)（語法錯(cuò)誤）第十四頁，共三十七頁，2022年，8月28日常見VHDL文本輸入檢查錯(cuò)誤排錯(cuò)第十五頁，共三十七頁，2022年，8月28日?qǐng)?zhí)行編譯*.cnf編譯器網(wǎng)表文件（設(shè)計(jì)文件的邏輯數(shù)據(jù)和連通性數(shù)據(jù)）*.rpt報(bào)告文件（器件的管腳圖,資源使用情況時(shí)序仿真查看邏輯,時(shí)序關(guān)系,有無毛刺）*.snf仿真網(wǎng)表文件（用于仿真和定時(shí)分析）*.pof編程器目標(biāo)文件（用于器件的編程）第十六頁，共三十七頁，2022年，8月28日*.hif層次互連文件（用于記錄項(xiàng)目中各個(gè)設(shè)計(jì)文件之間的層次關(guān)系信息）*.fit適配文件（用于記錄管腳、隱藏的邏輯單元和器件的分配情況）*.mmfMAX+plusII信息文件（顯示和定位當(dāng)前項(xiàng)目中的錯(cuò)誤信息）*.vhoVHDL輸出文件*.voVeilogHDL輸出文件執(zhí)行編譯生成文件還有：第十七頁，共三十七頁，2022年，8月28日*.rpt文件第十八頁，共三十七頁，2022年，8月28日*.snf文件第十九頁，共三十七頁，2022年，8月28日*.pof文件第二十頁，共三十七頁，2022年，8月28日三、設(shè)計(jì)校驗(yàn)1、仿真分析

檢查邏輯功能是否滿足設(shè)計(jì)要求？2、定時(shí)分析

檢查設(shè)計(jì)的內(nèi)部定時(shí)及器件的最高工作頻率是否符合設(shè)計(jì)要求？設(shè)計(jì)項(xiàng)目編譯完成后，能否實(shí)現(xiàn)設(shè)計(jì)者期望完成的邏輯功能，仍需要進(jìn)一步校驗(yàn)。第二十一頁，共三十七頁，2022年，8月28日1）打開波形圖編輯窗口2）從SNF文件中提取節(jié)點(diǎn)信息3）波形圖文件存盤4）改變柵格尺寸和結(jié)束時(shí)間5）輸入信號(hào)賦值6）仿真分析1、仿真分析的步驟第二十二頁，共三十七頁，2022年，8月28日從項(xiàng)目管理器中打開WaveformEditor第二十三頁，共三十七頁，2022年，8月28日改變柵格尺寸和結(jié)束時(shí)間第二十四頁，共三十七頁，2022年，8月28日設(shè)置低電平設(shè)置高電平設(shè)置不定狀態(tài)設(shè)置為高阻狀態(tài)邏輯取反操作設(shè)置時(shí)鐘信號(hào)設(shè)置周期信號(hào)設(shè)置組群信號(hào)或總線信號(hào)輸入信號(hào)賦值第二十五頁，共三十七頁，2022年，8月28日仿真分析第二十六頁，共三十七頁，2022年，8月28日時(shí)序仿真第二十七頁，共三十七頁，2022年，8月28日*.snf仿真網(wǎng)表文件只提供輸入輸出端口及其內(nèi)部信號(hào)的引入，波形并不會(huì)自動(dòng)畫出。輸入端口波形需要設(shè)計(jì)者根據(jù)可能的邏輯輸入自行設(shè)計(jì)，輸出端口波形由仿真器根據(jù)程序和輸入端口設(shè)置的數(shù)據(jù)運(yùn)行而得。仿真文件的說明：第二十八頁，共三十七頁，2022年，8月28日2、定時(shí)分析延遲時(shí)間分析寄存器性能分析建立和保持時(shí)間分析第二十九頁，共三十七頁，2022年，8月28日延遲時(shí)間分析第三十頁，共三十七頁，2022年，8月28日寄存器性能分析第三十一頁，共三十七頁，2022年，8月28日建立和保持時(shí)間分析第三十二頁，共三十七頁，2022年，8月28日四、器件選擇與引腳鎖定第三十三頁，共三十七頁，2022年，8月28日器件引腳的指定第三十四頁，共三十七頁，2022年，8月28日器件焊盤的指定第三十五