摘要論文以脈沖信號(hào)為研究對(duì)象，應(yīng)用了先進(jìn)的FPGA技術(shù)，設(shè)計(jì)了一種全新數(shù)字的脈沖信號(hào)占空比測(cè)量系統(tǒng)，通過了仿真、綜合和下載的各個(gè)程序測(cè)試環(huán)節(jié)，并在實(shí)驗(yàn)中得到了良好的應(yīng)用。本論文分析了脈沖信號(hào)占空比測(cè)量器的工作原理與測(cè)試過程，然后闡述了FPGA的設(shè)計(jì)原理以及所設(shè)計(jì)到底相關(guān)芯片，接著對(duì)所要應(yīng)用的硬件語言VHDL方面知識(shí)進(jìn)行了簡(jiǎn)單地介紹，這些為論文的具體設(shè)計(jì)局部提供了理論根底。本系統(tǒng)針對(duì)需要測(cè)量的脈沖信號(hào)，設(shè)計(jì)出了一種 為整個(gè)系統(tǒng)進(jìn)行模塊化設(shè)計(jì)，并且每個(gè)子模塊都通過了仿真測(cè)試。系統(tǒng)采用了模塊化的設(shè)計(jì)思路，提高系統(tǒng)性能和可擴(kuò)展性。同時(shí)為系統(tǒng)的設(shè)計(jì)和維護(hù)提供了方便。同時(shí)系統(tǒng)也采用軟件硬件化的設(shè)計(jì)思路，該設(shè)計(jì)應(yīng)用VHDL硬件語言，所使用的軟件也是采用了目前應(yīng)用比擬廣泛的集中。FPGA+VHDL+EDA工具構(gòu)成的數(shù)字系統(tǒng)下場(chǎng)集成技術(shù)，是本系統(tǒng)設(shè)計(jì)的核心局部，該門技術(shù)具有操作靈活、利用廣泛以及價(jià)廉等特點(diǎn)。該門技術(shù)具有旺盛的生命和廣闊的前景，必然推動(dòng)著整個(gè)集成電路產(chǎn)業(yè)系統(tǒng)集成的進(jìn)一步開展。整個(gè)系統(tǒng)設(shè)計(jì)采用了全數(shù)字化，使得整個(gè)系統(tǒng)運(yùn)行變得十分可靠，調(diào)試也極為方便。作為一種先進(jìn)技術(shù)的應(yīng)用，論文在很多方面作了新的嘗試。關(guān)鍵詞：脈沖信號(hào)占空比，現(xiàn)場(chǎng)可編程門陣列，硬件描述語言AbstractThesispulsesignalastheresearchobject,theapplicationofadvancedFPGAtechnologytodesignanewdigitalpulsesignaldutycyclemeasurementsystem,throughasimulation,synthesis,anddownloadthevariousaspectsofprogramtestingandhasbeenintheexperimentgoodapplication.Thispaperanalyzesthepulsedutycyclemeasurementdeviceworkswiththetestingprocess,andthendescribesthedesignofFPGAdesignprinciplesandtherelevantchipsintheend,thenthehardwareonwhichtoapplytheirknowledgeofVHDLlanguageweresimplyintroduced,thesehavesomeofthespecificdesignofthepaperprovidesatheoreticalbasis.Thesystemforpulsesignaltobemeasured,designedamodulardesignfortheentiresystemandeachsub-modulethroughthesimulationtest.Systemusesamodulardesignideasforthesystemdesignandmaintenanceprovidedforconvenience.Alsoimprovesystemperformanceandscalability.Systemusesasoftwareandhardwareofthedesignideas,applicationoftheVHDLhardwarelanguagethatiseasytounderstand.Softwareisusedwidelybythecurrentconcentration.FPGA+VHDL+EDAtoolenddigitalsystemsconsistingofintegratedtechnologyisthecoreofthesystemdesign,thegatetechnologywithoperationalflexibility,theuseofextensiveandinexpensiveandsoon.Thegatetechnologywithastrongandbroadprospectsoflifeisboundtopromotetheintegrationoftheentireintegratedcircuitindustryforfurtherdevelopment.Thesystemusesafullydigital,makingthewholesystembecomeveryreliableoperation,debuggingcanbeveryconvenient.Asanapplicationofadvancedtechnology,thepapermadeinmanywaysanewattempt.Keywords:pulsedutycycle,fieldprogrammablegatearrays,hardwaredescriptionlanguage.目錄摘要 1Abstract 2目錄 3第1章 緒論 4 課題背景 4 研究的目的及其內(nèi)容 5 研究?jī)?nèi)容及其安排 6 研究?jī)?nèi)容 6 本文的安排 6第2章 脈沖信號(hào)占空比的根本知識(shí) 6 脈沖信號(hào)的特點(diǎn) 6 占空比的特點(diǎn)及應(yīng)用 6 脈沖波形占空比的測(cè)量方法 7 平均值測(cè)量法 8第3章 FPGA硬件描述語言 8 數(shù)字系統(tǒng)集成的根本概念 8 工藝集成技術(shù) 8 現(xiàn)場(chǎng)采集技術(shù) 9 FPGA未來的開展方向 9 數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的主要設(shè)計(jì)工具 10 FPGA設(shè)計(jì)流程 11 設(shè)計(jì)準(zhǔn)備 12 設(shè)計(jì)輸入 12 設(shè)計(jì)處理 13 設(shè)計(jì)校驗(yàn) 14 器件編程 14 器件測(cè)試和設(shè)計(jì)驗(yàn)證 15 硬件描述語言設(shè)計(jì)方法 15 VHDL的由來 15 采用硬件描述語言的設(shè)計(jì)流程 16第4章 測(cè)量器的系統(tǒng)設(shè)計(jì)方案 18 整體系統(tǒng)測(cè)量原理 18第5章 模塊設(shè)計(jì) 19 系統(tǒng)設(shè)計(jì)原理圖 19 設(shè)計(jì)的功能要求 20 模塊設(shè)計(jì) 20 倍頻分頻模塊 20 信號(hào)處理模塊 21 結(jié)果運(yùn)算模塊 23第6章 總結(jié) 31參考文獻(xiàn) 32致謝 33緒論課題背景自從1985年Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯器件〔FPGA〕到現(xiàn)在，F(xiàn)PGA已經(jīng)經(jīng)歷了二十幾年的開展歷程。在這幾十年的開展過程中，以FPGA為代表的現(xiàn)場(chǎng)集成技術(shù)數(shù)字系統(tǒng)取得了突破性的開展?，F(xiàn)場(chǎng)可編程邏輯器件從剛開始的1200個(gè)邏輯門，開展到90年代的25萬個(gè)邏輯門，甚至到現(xiàn)今國(guó)際上FPGA的著名廠商Altera公司、Xilinx公司又陸續(xù)推出了數(shù)百萬門的單片F(xiàn)PGA芯片，將現(xiàn)場(chǎng)可編程器件的集成度提高到一個(gè)新的水平。FPGA的優(yōu)點(diǎn)可以歸納為如下幾點(diǎn)：效能，上市時(shí)間，本錢，可靠性和長(zhǎng)期維護(hù)五個(gè)方面。效能--透過硬件的平行機(jī)制，F(xiàn)PGA可突破依序執(zhí)行(Sequentialexecution)的固定遜算，并于每時(shí)脈循環(huán)完成更多作業(yè)，超越了數(shù)位訊號(hào)處理器(DSP)的計(jì)算功能。BDTI作為著名的分析公司，并于某些應(yīng)用中使用DSP解決方案，以計(jì)算FPGA的處理效能。在硬件層級(jí)控制I/O可縮短回應(yīng)時(shí)間并特定化某些功能，以更符合應(yīng)用需求。上市時(shí)間--針對(duì)上市時(shí)間而言，F(xiàn)PGA技術(shù)具有彈性與快速原型制作的功能。使用者不需進(jìn)行ASIC設(shè)計(jì)的冗長(zhǎng)建構(gòu)過程，就可以在硬件中測(cè)試或驗(yàn)證某個(gè)觀念。并僅需數(shù)個(gè)小時(shí)就可以建置其他變更作業(yè)，或替換FPGA設(shè)計(jì)?，F(xiàn)成的(COTS)硬件也可搭配使用不同種類的I/O，并連接至使用者設(shè)定的FPGA芯片。高級(jí)軟件工具正不斷提升其適用性，縮短了抽象層(Layerofabstraction)的學(xué)習(xí)時(shí)間，并針對(duì)進(jìn)階控制與信號(hào)處理使用IPcores(預(yù)先建立的函式)。本錢--ASIC設(shè)計(jì)的非重置研發(fā)(NRE)費(fèi)用，遠(yuǎn)遠(yuǎn)超過FPGA架構(gòu)硬件解決方案的費(fèi)用。ASIC設(shè)計(jì)的初始投資，可簡(jiǎn)單認(rèn)列于OEM每年所出貨的數(shù)千組晶片，但是許多末端使用者更需要定制硬件功能，以便用于開發(fā)過程中的數(shù)百組系統(tǒng)。而可程式化晶片的特性，就代表了低本錢的架構(gòu)作業(yè)，或組裝作業(yè)的長(zhǎng)前置時(shí)間。由于系統(tǒng)需求隨時(shí)在變化，因此假設(shè)與ASIC的龐大修改費(fèi)用相比，F(xiàn)PGA設(shè)計(jì)的本錢實(shí)在微缺乏道?？煽啃?-正如軟件工具提供程序化設(shè)計(jì)的環(huán)境，F(xiàn)PGA電路也為程序化執(zhí)行的「堅(jiān)強(qiáng)」的建置方式。處理器架構(gòu)的系統(tǒng)往往具有多個(gè)抽象層，得以協(xié)助多重處理程序之間的作業(yè)排程與資源分享。驅(qū)動(dòng)層(Driverlayer)控制硬件資源，而作為作業(yè)系統(tǒng)那么管理記憶體和處理器頻寬。針對(duì)任何現(xiàn)有的處理器核心來說，每次僅可執(zhí)行1組指令碼；而處理器架構(gòu)的系統(tǒng)那么可以連續(xù)處理重要作業(yè)。FPGA不需要使用作業(yè)系統(tǒng)，并將產(chǎn)生問題的幾率降到最低，采用平行執(zhí)行功能與專屬精密硬件執(zhí)行作業(yè)。長(zhǎng)期維護(hù)--FPGA晶片為即時(shí)升級(jí)(Field-upgradable)特性，不需要像ASIC一般重新設(shè)計(jì)的時(shí)間與費(fèi)用。舉例來說，數(shù)位通訊協(xié)定的規(guī)格可隨時(shí)間而改變，而ASIC架構(gòu)的介面卻可能產(chǎn)生維護(hù)與向下相容的問題。FPGA具有可重設(shè)性質(zhì)，可隨時(shí)因應(yīng)未來的需要而進(jìn)行修改。當(dāng)產(chǎn)品或系統(tǒng)趨于成熟時(shí)，不需耗時(shí)重新設(shè)計(jì)或修改機(jī)板配置，即可提升相關(guān)功能。研究的目的及其內(nèi)容當(dāng)基于FPGA的嵌入式系統(tǒng)時(shí)，在設(shè)計(jì)周期之初就不必為每個(gè)模塊做出用硬件還是軟件的選擇。假設(shè)在設(shè)計(jì)中間階段使用一些額外的功能，那么可以使用FPGA中現(xiàn)有的網(wǎng)絡(luò)資源來突破軟件代碼中的瓶頸。設(shè)計(jì)者不需轉(zhuǎn)換到編寫匯編代碼或者另外一個(gè)新的處理器，就可做到這一點(diǎn)。FPGA有充裕的資源，可配置處理器系統(tǒng)可以充分利用這一資源。算法可以用軟件，也可用硬件實(shí)現(xiàn)。出于本錢和簡(jiǎn)便考慮，除非需要更高的速度以滿足性能指標(biāo)，一般利用軟件來實(shí)現(xiàn)大局部操作。軟件可以優(yōu)化，但有時(shí)還是不夠的。如果需要更高的速度，利用硬件來加速算法是一個(gè)不錯(cuò)的選擇。FPGA使軟件模塊和硬件模塊的相互交換更加簡(jiǎn)便，不必改變處理器或進(jìn)行板級(jí)變動(dòng)。設(shè)計(jì)者可以在速度、硬件邏輯、存儲(chǔ)器、代碼大小和本錢之間做出折衷。利用FPGA可以設(shè)計(jì)定制的嵌入式系統(tǒng)，以增加新的功能特性及優(yōu)化性能。另一點(diǎn)要知道的是，使用帶有可配置處理器的FPGA可獲得設(shè)計(jì)靈活性。由于FPGA中的邏輯單元是可編程的，可針對(duì)特定的應(yīng)用而定制硬件。所以，僅使用所需要的硬件即可，而不必做出任何板級(jí)變動(dòng)(前提是FPGA中的邏輯單元足夠用)。設(shè)計(jì)者可以選擇如何實(shí)現(xiàn)軟件代碼中的每個(gè)模塊，如用定制指令，或硬件外圍電路。此外，還可以通過添加定制的硬件而獲取比現(xiàn)成微處理器更好的性能。研究?jī)?nèi)容及其安排研究?jī)?nèi)容本文根據(jù)上述特點(diǎn)，對(duì)脈沖信號(hào)占空比測(cè)量采用了一種基于FPGA平臺(tái)，采用硬件描述語言加上EDA軟件進(jìn)行設(shè)計(jì)。具體的研究?jī)?nèi)容為：查找相關(guān)文獻(xiàn)，研究脈沖信號(hào)的根本特點(diǎn)及其測(cè)量過程的工作原理。對(duì)要進(jìn)行的研究進(jìn)行分析，采用模塊化設(shè)計(jì)。包括時(shí)序控制分頻倍頻模塊，數(shù)據(jù)分析處理模塊。研究系統(tǒng)的重點(diǎn)放在測(cè)量系統(tǒng)的數(shù)據(jù)分析上。本文的安排本文總包括五章內(nèi)容。第二章首先闡述了脈沖信號(hào)的根本知識(shí)以及在測(cè)量中所使用的計(jì)算方法。第三章主要介紹了FPGA以及硬件描述語言進(jìn)行了詳細(xì)的介紹。第四章介紹了本次設(shè)計(jì)的系統(tǒng)框圖，并對(duì)整體系統(tǒng)的測(cè)量原理進(jìn)行了分析。第五章介紹了各模塊的詳細(xì)設(shè)計(jì)方案。脈沖信號(hào)占空比的根本原理脈沖信號(hào)的特點(diǎn)脈沖信號(hào)是電信號(hào)通過方波傳播的一種形式，通過上下電平傳播，編碼為00或是01，01是高電平，00是低電平。占空比的特點(diǎn)及應(yīng)用占空比是指高電平在一個(gè)脈沖周期中所占的比例。脈沖信號(hào)占空比是衡量脈沖的一個(gè)指標(biāo)。在現(xiàn)代汽車的控制中有著越來越多的應(yīng)用，特別是在電控系統(tǒng)比方EGR系統(tǒng)，怠速控制系統(tǒng)，燃油蒸發(fā)控制系統(tǒng)等等。準(zhǔn)確地說，占空比控制應(yīng)該稱為電控脈寬調(diào)制技術(shù)，通過電子控制裝置對(duì)加在工作執(zhí)行元件上一定頻率的電壓信號(hào)進(jìn)行脈沖寬度的調(diào)制，對(duì)所控制的元件實(shí)現(xiàn)精確的連續(xù)的工作狀態(tài)的控制。近幾上海別克所采用的線性EGR系統(tǒng)實(shí)際上就是使用了這一技術(shù)，實(shí)現(xiàn)了EGR閥的線性開關(guān)功能。在此主要研究對(duì)脈沖信號(hào)占空比的測(cè)量。脈沖波形占空比的測(cè)量方法圖2.3脈沖波形信號(hào)模型化表述曲線圖主要有三種數(shù)字化測(cè)量方法，即直接脈寬測(cè)量法、幅值統(tǒng)計(jì)測(cè)量法和平均值測(cè)量法。對(duì)于脈沖波形而言，有許多重要的時(shí)域波形參數(shù)，如上升時(shí)間、下降時(shí)間、建立時(shí)間、幅度、過沖、預(yù)沖、振鈴等，而占空比是其主要的根本波形參量。就物理實(shí)現(xiàn)而言，尚未有上升時(shí)間和下降時(shí)間為零的理想脈沖出現(xiàn)，因而人們通常涉及和討論的脈沖波形就形狀而言，用梯形波來描述和表示應(yīng)該比矩形波更為接近實(shí)際一些。如圖，設(shè)脈沖波形x(t)的周期為T，頂值為，底值為，那么其中值，均值。以波形與中值相交點(diǎn)做測(cè)量判據(jù)，其頂值所占時(shí)間和底值所占時(shí)間，；那么脈沖波形的占空比定義為平均值測(cè)量法在本次設(shè)計(jì)中我使用平均值測(cè)量法，設(shè)被測(cè)脈沖波形的上升〔下降〕時(shí)間為，從信號(hào)中值點(diǎn)開始截取一個(gè)完整信號(hào)周期，統(tǒng)計(jì)該周期內(nèi)大于中值的點(diǎn)數(shù)和小于的采樣點(diǎn)數(shù)那么脈沖波形x(t)的占空比為設(shè)上述方法獲得的脈沖波形采樣序列(i=1…，n)；從信號(hào)序列中截取恰好含有整數(shù)個(gè)信號(hào)波形周期的序列(i=0，1，…，N-1)；計(jì)算獲得均值基于FPGA硬件描述語言在本章中首先介紹FPGA的根本知識(shí)，以及所要設(shè)計(jì)的芯片；和介紹了設(shè)計(jì)中需要應(yīng)用的VHDL硬件語言，以方便閱讀便，使下面的設(shè)計(jì)更加完善。數(shù)字集成系統(tǒng)根本概念數(shù)字系統(tǒng)單片化的具體表現(xiàn)是專用集成電路〔ASIC〕。ASIC在過去常用定制電路和半定制電路來分類。其中半定制芯片的功能主要是針對(duì)某一應(yīng)用的。現(xiàn)代集成電路實(shí)現(xiàn)與設(shè)計(jì)主要由工藝集成和現(xiàn)場(chǎng)采集技術(shù)組成?，F(xiàn)場(chǎng)可編程門陣列隨著IC技術(shù)的不斷成熟、器件規(guī)模和品種的不斷增加，在越來越多的領(lǐng)域和產(chǎn)品中逐步成為復(fù)雜數(shù)字硬件電路設(shè)計(jì)的首選。工藝集成技術(shù)數(shù)字系統(tǒng)的工藝集成技術(shù)主要采用半導(dǎo)體掩膜工藝的方法來實(shí)現(xiàn)數(shù)字系統(tǒng)的單片物理結(jié)構(gòu)。不同的設(shè)計(jì)方式與不同的加工工藝流程互為標(biāo)準(zhǔn)和制約。并制定合理的加工流程。這其中主要的加工工藝技術(shù)為CMOS工藝〔互補(bǔ)金屬-氧化物半導(dǎo)體技術(shù)〕。而主要的電路設(shè)計(jì)那么可以分為門陣列設(shè)計(jì)、標(biāo)準(zhǔn)單元設(shè)計(jì)和全定制電路設(shè)計(jì)等等。現(xiàn)場(chǎng)采集技術(shù)現(xiàn)場(chǎng)采集技術(shù)，是指一個(gè)數(shù)字系統(tǒng)的單片化實(shí)現(xiàn)和設(shè)計(jì)可以在實(shí)驗(yàn)室現(xiàn)場(chǎng)進(jìn)行。是指采用FPGA、CPLD為代表的可編程邏輯器件作為數(shù)字系統(tǒng)實(shí)現(xiàn)的目標(biāo)載體而進(jìn)行的數(shù)字系統(tǒng)的現(xiàn)場(chǎng)設(shè)計(jì)、現(xiàn)場(chǎng)仿真、現(xiàn)場(chǎng)實(shí)現(xiàn)技術(shù)，對(duì)于利用現(xiàn)場(chǎng)集成技術(shù)來實(shí)現(xiàn)數(shù)字系統(tǒng)的單片化主要因素是：現(xiàn)場(chǎng)集成的目標(biāo)載體—現(xiàn)場(chǎng)可編程器件；現(xiàn)場(chǎng)集成的設(shè)計(jì)工具以及庫資源；具體目標(biāo)器件的不同編程方式。FPGA未來的開展方向以FPGA、CPLD為代表的現(xiàn)場(chǎng)可編程邏輯電路的主要開展方向：首先要提到的是將向著更高密度、更快速度、更寬頻帶的超大規(guī)模數(shù)百萬門的方向開展。為了特殊功能的應(yīng)用和方便用戶設(shè)計(jì)，將向著嵌入標(biāo)準(zhǔn)或通用的功能模塊方向開展。為了適應(yīng)環(huán)保全球化潮流，向著低功耗、低壓的綠色元件方向開展。同時(shí)，模擬可編程陣列、數(shù)?；旌峡删幊剃嚵校瑒?dòng)態(tài)可重構(gòu)陣列器件等新概念的設(shè)計(jì)也正在涌現(xiàn)。歸納起來有以下幾點(diǎn)：IP庫的開展及應(yīng)用。為了滿足設(shè)計(jì)人員的要求，更方便快捷，也為了擴(kuò)大市場(chǎng)，各大現(xiàn)場(chǎng)可編程邏輯器件廠商都在不斷地?cái)U(kuò)充其知識(shí)產(chǎn)權(quán)(IP)庫內(nèi)核，這些內(nèi)核庫都有預(yù)先優(yōu)化和定義的、保證正確和經(jīng)過測(cè)試和驗(yàn)證的功能。設(shè)計(jì)人員可以使用這些IP庫資源，更高效率更準(zhǔn)確地完成復(fù)雜的片上系統(tǒng)的設(shè)計(jì)。典型的IP內(nèi)核庫有Altera公司提供的LogicCORE和AllianceCORE。數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的主要設(shè)計(jì)工具本次設(shè)計(jì)主要使用QuartusⅡ開發(fā)軟件。QuartusⅡ是Altera公司推出的新一代FPGA/CPLD開發(fā)軟件，適用于大規(guī)模復(fù)雜的邏輯電路設(shè)計(jì)。提供了從設(shè)計(jì)輸入，到器件編程的全部功能。用于數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的EDA工具，主要包括設(shè)計(jì)輸入(DesignEntry)，設(shè)計(jì)實(shí)現(xiàn)(DesignImplementation)，設(shè)計(jì)仿真工具(Designsimulalion)。在設(shè)計(jì)的過程中，根據(jù)設(shè)計(jì)的需要，基于可用的元件庫和IP庫資源，設(shè)計(jì)者可反復(fù)調(diào)用工具，交錯(cuò)進(jìn)行電路的設(shè)計(jì)、實(shí)現(xiàn)和仿真。QuartusII作為一種可編程邏輯的設(shè)計(jì)環(huán)境,由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡送。QuartusII設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì)StratixFPGA進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopyStratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用QuartusII軟件評(píng)估HardCopyStratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。QuartusII可編程邏輯軟件屬于第四代PLD開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供給商的開發(fā)工具相兼容。改良了軟件的LogicLock模塊設(shè)計(jì)功能，增添了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。QuartusⅡ是Altera公司提供的FPGA/CPLD集成開發(fā)軟件，Altera是世界上最大的可編程邏輯器件供給商之一。QuartusⅡ在21世初推出，是Altera全一代FPGA/CPLD集成開發(fā)軟件MAX+plusII的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在QuartusⅡ上可以完成設(shè)計(jì)輸入、HDL綜合、布新布局(適配)、仿真和選擇以及硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境,使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、開始處理和器件編程。QuartusⅡ提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需求，也是單片機(jī)可編程系統(tǒng)(SoPC)設(shè)計(jì)的綜合環(huán)境和SoPC開發(fā)的根本設(shè)計(jì)工具，并為AlteraDSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusⅡ設(shè)計(jì)完全支持VHDL、Verilog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusⅡ與可用利用第三方的綜合工具(如LeonardoSpectrum、SynplifyPro、FPGAComplierII)，并能直接調(diào)用這些工具。同樣QuartusⅡ具備仿真功能，同時(shí)支持第三方的仿真工具(如ModelSin)。此外，QuartusⅡ與MATLAB和DSPBuilder結(jié)合，可用進(jìn)行基于FPAG的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的工具EDA工具。QuartusII包括模塊化的編譯器。編譯器包含的功能模塊有分析/綜合器(Analysis&Synthesis)適配器(Fitter)裝配器(Assembler)時(shí)序分析器(TimingAnalyzer)設(shè)計(jì)輔助(DesignAssistant)模塊EDA網(wǎng)表生成器(EDANetlistWriter)和編譯器數(shù)據(jù)庫接口(ComplierDatabaseInterface)等?？捎猛ㄟ^選擇StartComplicetion了運(yùn)行所有的編譯器模塊，也可以提供選擇Start獨(dú)立運(yùn)行各個(gè)模塊。還可以通過選擇ComplierTool〔Tools菜單〕，在ComplierTool窗口中運(yùn)行該模塊來啟動(dòng)編輯器模塊。在ComplierTool窗口中，可以翻開該模塊的設(shè)置文件或報(bào)告文件，或翻開其它相關(guān)窗口。FPGA設(shè)計(jì)流程利用EDA技術(shù)進(jìn)行電路設(shè)計(jì)的大局部工作是在EDA軟件工作平臺(tái)上進(jìn)行的，EDA設(shè)計(jì)流程如下圖。設(shè)計(jì)流程主要包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程4個(gè)步驟，以及相應(yīng)的功能仿真、時(shí)序仿真和器件測(cè)試3個(gè)設(shè)計(jì)驗(yàn)證過程。設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備設(shè)計(jì)輸入原理圖硬件描述語言波形圖設(shè)計(jì)完成功能仿真設(shè)計(jì)處理優(yōu)化、綜合適配、分割布局、布線時(shí)序仿真器件編程器件測(cè)試圖FPGA設(shè)計(jì)流程設(shè)計(jì)準(zhǔn)備設(shè)計(jì)準(zhǔn)備是設(shè)計(jì)者依據(jù)任務(wù)要求，確定系統(tǒng)所要完成的任務(wù)及復(fù)雜程度、本錢、期間資源的利用等所要做的準(zhǔn)備工作，如進(jìn)行系統(tǒng)設(shè)計(jì)、器件選取，和方案論證等。設(shè)計(jì)輸入設(shè)計(jì)輸入是將設(shè)計(jì)的電路或系統(tǒng)按照EDA開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計(jì)算機(jī)的過程。設(shè)計(jì)輸入有多種方式，包括采用硬件描述語言進(jìn)行設(shè)計(jì)的文本輸入方式、圖形輸入方式等。1.圖形輸入方式圖形輸入方式也稱為原理圖輸入，這是一種最直接的設(shè)計(jì)輸入方式。它使用軟件系統(tǒng)提供的元器件庫及各種符號(hào)和連線畫出設(shè)計(jì)電路的原理圖，形成圖形輸入文件。2.文本輸入方式文本輸入方式是采用硬件描述語言進(jìn)行電路設(shè)計(jì)的方式。普通硬件描述語言有AHDL、CUPL等，他們支持邏輯方程、真值表、狀態(tài)機(jī)等邏輯表達(dá)方式。硬件描述語言有普通硬件描述語言和行為描述語言，它們用文本方式描述設(shè)計(jì)和輸入。行為描述語言是目前常用的高層硬件描述語言，運(yùn)用VHDL或VerlogHDL硬件描述語言進(jìn)行設(shè)計(jì)已是當(dāng)前的趨勢(shì)?？蓪?shí)現(xiàn)與工藝無關(guān)的編程與設(shè)計(jì)，可以使設(shè)計(jì)者在邏輯驗(yàn)證階段就確立方案的可行性，系統(tǒng)設(shè)計(jì)。他們包括VHDL、VerlogHDL等，它們具有很強(qiáng)的邏輯描述和仿真功能，而且輸入效率高，在不同的設(shè)計(jì)輸入庫之間轉(zhuǎn)換也非常方便。設(shè)計(jì)處理設(shè)計(jì)處理是EDA設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理階段，編程軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯花間、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥陂g自動(dòng)地進(jìn)行適配，最后產(chǎn)生編程用的編程文件。設(shè)計(jì)處理主要包括設(shè)計(jì)編譯和檢查、設(shè)計(jì)優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過程。1.設(shè)計(jì)編譯和檢查設(shè)計(jì)輸入完成后，立即進(jìn)行編譯。編譯過程中，首先進(jìn)行語法檢驗(yàn)，如檢查原理圖的信號(hào)無漏接、信號(hào)有無雙重來源、文本輸入文件中關(guān)鍵詞有無錯(cuò)誤等各種語法錯(cuò)誤，并及時(shí)標(biāo)出錯(cuò)誤的類型及位置共設(shè)計(jì)者修改。然后進(jìn)行設(shè)計(jì)規(guī)那么檢驗(yàn)，檢查總的設(shè)計(jì)有無超出期間資源或規(guī)定的限制并將編譯報(bào)告列出，指明違反規(guī)那么和潛在不可靠電路。2.設(shè)計(jì)優(yōu)化和綜合設(shè)計(jì)優(yōu)化主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化的結(jié)果使設(shè)計(jì)所使用的邏輯資源最少；時(shí)間優(yōu)化的結(jié)果使得輸入信號(hào)經(jīng)歷最短的路徑到達(dá)輸出，即傳輸延遲時(shí)間最短。綜合的目的是使層次設(shè)計(jì)平面化，并將多個(gè)模塊化設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件。3.適配和分割在適配和分割過程，確定優(yōu)化以后的邏輯能否與下載目標(biāo)期間CPLD或FPGA中的宏單元和I/O單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊形式映射到期間相應(yīng)的宏單元中。整個(gè)設(shè)計(jì)如果能裝入一品器件中最好，如果不能也可以放在同一系列的多片器件內(nèi)。分割工作可以局部由用戶控制，也可以全部自動(dòng)實(shí)現(xiàn)，還可以全部由用戶控制。分割時(shí)應(yīng)使用于期間之間通信的引腳數(shù)目和所需期間數(shù)目盡可能少。4.布線和布局布局和布線工作是由軟件自動(dòng)完成的在設(shè)計(jì)檢驗(yàn)通過以后，他能以最優(yōu)的方式對(duì)邏輯單元布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的布線互聯(lián)。布局和布線完成后，軟件可以自動(dòng)生成布線方案。并提供設(shè)計(jì)中各個(gè)局部的相關(guān)參數(shù)。5.生成編程數(shù)據(jù)文件設(shè)計(jì)處理的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)FPGA來說是生成位流數(shù)據(jù)文件(Bit-streamGeneration，建成BG文件)。設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過程包括功能仿真和時(shí)序仿真，這兩項(xiàng)工作是是在設(shè)計(jì)處理過程中同時(shí)進(jìn)行的。功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體期間進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為前仿真。此時(shí)的仿真沒有掩飾信息或者只有由系統(tǒng)添加的微小標(biāo)準(zhǔn)延時(shí)，這對(duì)于初步的功能檢測(cè)非常方便。仿真前，要先利用波形編輯器或硬件描述語言等建立波形文件或測(cè)試向量，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。時(shí)許仿真是在選擇了具體器件并完成布局、布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為后仿真或延時(shí)仿真。由于不同器件內(nèi)部延時(shí)不一樣，不同的布局、布線方案也會(huì)給延時(shí)造成不同的影響，因此在設(shè)計(jì)處理以后，對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)等，是非常有必要的。器件編程器件編程是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)文件通過軟件放到具體的可編程邏輯器件中去。對(duì)FPGA來說，是將位流數(shù)據(jù)BG文件配置到FPGA中去。器件編程需要滿足一定的條件，如編程電壓、編程時(shí)序和編程算法等。普通的CPLD器件和一次性編程的FPGA需要專用的編程器來完成器件的編程工作?；赟RAM的FPGA可以由EPROM或其他存儲(chǔ)體進(jìn)行配置。在系統(tǒng)可編程器件(ISP-PLD)那么不需要專門的編程器，只要一根與計(jì)算機(jī)互聯(lián)的下載編程電纜就可以了。器件測(cè)試和設(shè)計(jì)驗(yàn)證在完成器件編程之后，可以用編譯時(shí)產(chǎn)生的文件對(duì)器件進(jìn)行檢驗(yàn)、加密，或采用邊界掃描測(cè)試技術(shù)進(jìn)行功能測(cè)試，測(cè)試成功后設(shè)計(jì)工作才算告一段落。設(shè)計(jì)驗(yàn)證可以在EDA硬件開發(fā)平臺(tái)上進(jìn)行。EDA硬件開發(fā)平臺(tái)的核心部件是一片可編程邏輯器件、FPGA或CPLD，再附加一些輸入輸出設(shè)備，如鍵盤，數(shù)碼顯示，指示燈，喇叭等。還提供時(shí)序電路需要的脈沖源。將設(shè)計(jì)電路編程下載到FPGA或CPLD中后，根據(jù)EDA硬件開發(fā)平臺(tái)的操作模式要求，進(jìn)行相應(yīng)的輸入操作，然后檢查輸出結(jié)果，驗(yàn)證設(shè)計(jì)電路。硬件描述語言設(shè)計(jì)方法VHDL的由來VHDL是VeryhighspeedintegratedcircuitHardwareDescriptionLanguage的縮寫，意思是非常高速集成電路的硬件描述語言。這是一項(xiàng)誕生于美國(guó)國(guó)防部所支持的研究方案，目的是為了把電子電路的設(shè)計(jì)意義以文字或文件的方式保存下來，以便其他人能輕而易舉的了解電路的設(shè)計(jì)意義。1987年成為IEEE標(biāo)準(zhǔn)，1988年美國(guó)國(guó)防部規(guī)定所有官方的ASIC設(shè)計(jì)都必須以VHDL為設(shè)計(jì)描述語言，所以VHDL逐漸成為工業(yè)界的標(biāo)準(zhǔn)。由于半導(dǎo)體制造技術(shù)的快速開展，VHDL所能提供高階電路描述語言的方式，讓復(fù)雜的電路可以通過VHDL編輯器的電路合成方式，輕易且快速地到達(dá)設(shè)計(jì)的規(guī)格。VHDL能使用各種不同階段的設(shè)計(jì)工程師的需求。從ASIC的設(shè)計(jì)到PCB系統(tǒng)的設(shè)計(jì)，VHDL電路面熟語言都能派上用場(chǎng)，所以VHDL電路設(shè)計(jì)毫無疑問成為硬件設(shè)計(jì)工程師的必備工具。采用硬件描述語言的設(shè)計(jì)流程(1)自頂向下(top-down)設(shè)計(jì)的根本概念利用層次化、結(jié)構(gòu)化的設(shè)計(jì)方法，一個(gè)完整的設(shè)計(jì)任務(wù)首先是由設(shè)計(jì)師劃分為假設(shè)干個(gè)可操作的模塊，編制出相應(yīng)的模型；在通過仿真驗(yàn)證后，然后把模塊分給下一層的設(shè)計(jì)者。這就允許多個(gè)設(shè)計(jì)者同時(shí)設(shè)計(jì)一個(gè)硬件系統(tǒng)中的不同模塊，其中每個(gè)設(shè)計(jì)者都有負(fù)責(zé)自己所承擔(dān)的局部，而由上一層設(shè)計(jì)師對(duì)其下層設(shè)計(jì)者完成的設(shè)計(jì)用行為級(jí)上層模塊對(duì)其設(shè)計(jì)進(jìn)行驗(yàn)證。為了提高設(shè)計(jì)質(zhì)量，一局部模塊可以通過商業(yè)渠道得到，這樣可以節(jié)省開發(fā)時(shí)間和經(jīng)費(fèi)。圖3.4為自頂向下設(shè)計(jì)思想的示意圖。模塊A1系統(tǒng)級(jí)設(shè)計(jì)模塊A模塊B模塊C模塊A1系統(tǒng)級(jí)設(shè)計(jì)模塊A模塊B模塊C模塊A2模塊B1模塊B2模塊C1模塊C2自頂向下設(shè)計(jì)是從系統(tǒng)級(jí)開始，把系統(tǒng)劃分為根本單元，新產(chǎn)品的開發(fā)總是系統(tǒng)設(shè)計(jì)入手，先進(jìn)行方案的總體論證、功能描述、任務(wù)以及指標(biāo)的分配。(2)層次管理的根本概念復(fù)雜數(shù)字邏輯電路和系統(tǒng)的層次化、結(jié)構(gòu)化設(shè)計(jì)隱含著對(duì)系統(tǒng)設(shè)計(jì)方案的逐次分解。在設(shè)計(jì)過程中的任意一個(gè)層次，至少得有一種形式來描述硬件。硬件描述通常稱為行為建模。在集成電路設(shè)計(jì)的每一層次，硬件可以分為一些模塊。該層次的硬件結(jié)構(gòu)由這些模塊互相描述。這些模塊稱為該層次的根本單元，而該層次的根本單元又有下一層次的根本單元互連而成。(3)具體模塊的設(shè)計(jì)編譯和仿真過程在不同的層次做具體模塊的設(shè)計(jì)所用的方法也有所不同。在高層次上往往編寫一些行為級(jí)的模塊通過仿真加以驗(yàn)證，其主要的目的是系統(tǒng)性能的總體考慮和各模塊的指標(biāo)分配，并非具體電路的實(shí)現(xiàn)，因此綜合以上的步驟往往不需要進(jìn)行；而當(dāng)設(shè)計(jì)接近底層時(shí)，行為描述往往要用電路邏輯來描述實(shí)現(xiàn)。此時(shí)模塊不但需要通過仿真加以驗(yàn)證，而且還要通過進(jìn)行綜合、優(yōu)化和后仿真?？傊唧w電路是從底向上逐步實(shí)現(xiàn)的。圖3.5簡(jiǎn)要的說明了模塊的編譯和測(cè)試過程。HDL設(shè)計(jì)文件電路圖設(shè)計(jì)文件電路功能仿真HDL功能仿真HDL設(shè)計(jì)文件沒問題優(yōu)化、布局布線HDL設(shè)計(jì)文件電路圖設(shè)計(jì)文件電路功能仿真HDL功能仿真HDL設(shè)計(jì)文件沒問題優(yōu)化、布局布線門級(jí)仿真有問題確定實(shí)現(xiàn)電路的具體庫明，指定綜合生成的網(wǎng)絡(luò)類型與物理器件相關(guān)的布局布線，約束等工藝技術(shù)文件電路制造工藝文件或FPGA碼流文件從圖3.5中可以發(fā)現(xiàn)，模塊設(shè)計(jì)流程主要有兩大功能局部組成。設(shè)計(jì)開發(fā)：編寫設(shè)計(jì)文件綜合到布局布投片生產(chǎn)等系列步驟。設(shè)計(jì)驗(yàn)證：進(jìn)行各種仿真的一系列步驟。如果仿真中遇到問題，就返回設(shè)計(jì)輸入進(jìn)行仿真。對(duì)應(yīng)具體工藝器件的優(yōu)化、映像和布局布線由于各種ASIC和FPGA器件的工藝各不相同，因此當(dāng)用不同廠家的不同器件來實(shí)現(xiàn)已驗(yàn)證的邏輯網(wǎng)表(EDIF文件)時(shí)，就需要不同的根本單元庫與布線延遲模型與之對(duì)應(yīng)，才可以進(jìn)行準(zhǔn)確的優(yōu)化、映像以及布局布線。測(cè)量器的系統(tǒng)設(shè)計(jì)方案信號(hào)輸入數(shù)字邏輯電平轉(zhuǎn)換顯示運(yùn)算分析數(shù)字電源整體系統(tǒng)測(cè)量原理信號(hào)輸入數(shù)字邏輯電平轉(zhuǎn)換顯示運(yùn)算分析數(shù)字電源整體設(shè)計(jì)框圖：圖待測(cè)信號(hào)頻率與占空比測(cè)量的電路原理示意圖任意輸入的外部信號(hào)一定要轉(zhuǎn)換為數(shù)字邏輯點(diǎn)評(píng)的脈沖信號(hào)，以便處理器對(duì)它的頻率、占空比進(jìn)行測(cè)量。這個(gè)轉(zhuǎn)換過程的實(shí)現(xiàn)是：首先對(duì)待測(cè)信號(hào)進(jìn)行反相，然后將反相前后的信號(hào)作為門控信號(hào)，分別控制兩個(gè)計(jì)數(shù)器對(duì)精密的標(biāo)準(zhǔn)脈沖信號(hào)進(jìn)行計(jì)數(shù)。兩個(gè)計(jì)數(shù)器的技術(shù)結(jié)果即為待測(cè)信號(hào)的高、低電平間期，二者之和即為待測(cè)信號(hào)的周期，而高電平間期與周期的比值即為待測(cè)信號(hào)的占空比。圖脈沖式待測(cè)信號(hào)頻率、占空比測(cè)量原理示意圖對(duì)轉(zhuǎn)換為數(shù)字邏輯電平脈沖信號(hào)待測(cè)信號(hào)的上下電平間期的測(cè)量，在本次設(shè)計(jì)中我擬使用AT89C52進(jìn)行。AT89C52是ATMEL公司生產(chǎn)的片上具有8KbytesEEPROM、兩個(gè)可編程為門控的十六位計(jì)數(shù)器、指令系統(tǒng)與Intel公司的MCS-51系列單片機(jī)全兼容的微處理器。本次量電路中，它的T0、T1腳均輸入精密的標(biāo)準(zhǔn)脈沖信號(hào)作為它的兩個(gè)內(nèi)部計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘，反相前后的脈沖式待測(cè)信號(hào)作為門控信號(hào)，分別輸入到INT0、INT1腳，在系統(tǒng)初始化時(shí)，將AT89C52的計(jì)數(shù)器0和計(jì)數(shù)器1初始化為門控方式的16位計(jì)數(shù)器。測(cè)量待測(cè)信號(hào)時(shí)，在信號(hào)的高電平時(shí)期，INT0腳為高電平，它允許AT89C52的計(jì)數(shù)器0計(jì)數(shù)。當(dāng)信號(hào)高電平結(jié)束時(shí)，計(jì)數(shù)器0停止計(jì)數(shù)，同時(shí)信號(hào)的下降沿觸發(fā)AT89C52產(chǎn)生INT0中斷；在中斷效勞程序中，讀取計(jì)數(shù)器0的計(jì)數(shù)結(jié)果，作為待測(cè)信號(hào)的高電平間期，同時(shí)復(fù)位計(jì)數(shù)器0，以備下一個(gè)信號(hào)周期到來時(shí)再次測(cè)量待測(cè)信號(hào)的高電平間期；同理，在信號(hào)的低電平時(shí)期，INT1腳為高電平，它允許AT89C52的計(jì)數(shù)器1計(jì)數(shù)，當(dāng)信號(hào)低電平結(jié)束時(shí)，計(jì)數(shù)器1停止計(jì)數(shù)，同時(shí)信號(hào)的上升沿〔在INT1腳上為下降沿〕觸發(fā)AT89C52產(chǎn)生INT1中斷；在中斷效勞程序中，讀取計(jì)數(shù)器1的計(jì)數(shù)結(jié)果作為待測(cè)信號(hào)的低電平間期，同時(shí)復(fù)位計(jì)數(shù)器1，以備下一個(gè)信號(hào)周期到來時(shí)再次測(cè)量待測(cè)信號(hào)的低電平間期；測(cè)得信號(hào)的上下電平間期之和經(jīng)簡(jiǎn)單運(yùn)算，便可得到待測(cè)信號(hào)的頻率，顯然，測(cè)得信號(hào)的高電平間期與信號(hào)的上下電平間期之和的比值，即為待測(cè)信號(hào)的占空比。模塊設(shè)計(jì)系統(tǒng)設(shè)計(jì)原理圖圖5.1系統(tǒng)設(shè)計(jì)原理圖設(shè)計(jì)的功能要求實(shí)現(xiàn)對(duì)脈沖信號(hào)占空比的測(cè)量。本次設(shè)計(jì)主要是基于FPGA平臺(tái)，基于電子技術(shù)的脈沖信號(hào)的測(cè)量電路。該電路采用根本數(shù)字電路組合，以數(shù)字顯示形式直接給出脈沖信號(hào)的占空比。通過QuartusⅡ仿真測(cè)量電路能夠按照預(yù)先設(shè)計(jì)的方案對(duì)脈沖信號(hào)占空比進(jìn)行有效的測(cè)量。模塊設(shè)計(jì)倍頻分頻模塊在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種根本電路，通常用來對(duì)某個(gè)給定頻率進(jìn)行分頻，得到所需的頻率。根據(jù)不同設(shè)計(jì)的需要，會(huì)需要偶數(shù)分頻、奇數(shù)分頻等，有時(shí)會(huì)要求等占空比，有時(shí)要求非等占空比。對(duì)于偶數(shù)分頻及等占空比的分頻及非等占空比的奇數(shù)分頻，實(shí)現(xiàn)較為簡(jiǎn)單。但對(duì)于等占空比的技術(shù)分頻實(shí)現(xiàn)較為困難。N分頻器正常是利用N計(jì)數(shù)器來實(shí)現(xiàn)的，也可以采用周期插入的方法，為了獲得50%的占空比，奇數(shù)分頻時(shí)需要預(yù)先對(duì)時(shí)鐘脈沖進(jìn)行倍頻，也可以采用雙邊沿觸發(fā)器構(gòu)成的雙邊沿計(jì)數(shù)器實(shí)現(xiàn)。本文采用MegaWizardPlug-InManager，QuartusⅡ自帶的元件生成系統(tǒng)，選取ALTCLKLOCK模塊進(jìn)行編譯。圖.1倍頻分頻模塊預(yù)設(shè)輸入的晶振頻率為50MHz，設(shè)c0為測(cè)量脈沖，8倍頻，即頻率為400MHz占空比為50%的標(biāo)準(zhǔn)方波。c1為時(shí)鐘脈沖1/10分頻，頻率為5MHz占空比為50%的標(biāo)準(zhǔn)方波。測(cè)試波形如圖：圖.2倍頻分頻仿真波形信號(hào)處理模塊使用一個(gè)單一與門進(jìn)行脈沖處理。圖.1待測(cè)波形預(yù)設(shè)參數(shù)預(yù)設(shè)待測(cè)脈沖為脈沖周期150ns，占空比為70%的脈沖信號(hào)，處理結(jié)果如圖：圖.2待測(cè)波形處理后計(jì)數(shù)仿真對(duì)信號(hào)的初步處理原理圖如下：圖.3信號(hào)處理模塊原理圖同上設(shè)置接入時(shí)鐘為20ns，待測(cè)波形為周期150ns，占空比70%。仿真波形如下：圖.4信號(hào)初步處理仿真波形結(jié)果運(yùn)算模塊1)計(jì)數(shù)模塊由一個(gè)控制器，一個(gè)十六位計(jì)數(shù)器和一個(gè)鎖存器組成。對(duì)其進(jìn)行仿真，參數(shù)設(shè)置同上，這里只對(duì)一個(gè)計(jì)數(shù)器進(jìn)行仿真輸出，如圖：圖.1技術(shù)模塊原理圖圖.2計(jì)數(shù)模塊仿真波形計(jì)數(shù)模塊是本系統(tǒng)的核心模塊，在計(jì)數(shù)模塊開始工作之前，首先檢測(cè)輸入復(fù)位信號(hào)是否有效為高電平，如果有效，那么將模塊內(nèi)變量復(fù)位，同時(shí)輸出復(fù)位信號(hào)。反之檢測(cè)預(yù)置門控信號(hào)是否有效，如果信號(hào)滿足，是高電平，那么要檢測(cè)北側(cè)信號(hào)的上升沿是否到來，如果上升沿到，那么同時(shí)啟動(dòng)技術(shù)模塊內(nèi)的兩個(gè)計(jì)數(shù)器，對(duì)兩組被測(cè)信號(hào)同時(shí)開始計(jì)數(shù)；直到預(yù)置門控信號(hào)的下降沿到來將兩個(gè)計(jì)數(shù)器停止。計(jì)數(shù)模塊主要是用內(nèi)部的兩個(gè)計(jì)數(shù)器在預(yù)置門空時(shí)間內(nèi)對(duì)被測(cè)信號(hào)進(jìn)行技術(shù)而完成頻率測(cè)量工作。測(cè)量完成后向下一個(gè)模塊輸出計(jì)數(shù)結(jié)果，完成數(shù)據(jù)運(yùn)算、處理。1.1〕其中控制器TESTCTL的代碼為：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLISPORT(CLKK:INSTD_LOGIC;CNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTL;ARCHITECTUREoneOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGINPROCESS(CLKK)BEGINIFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;ENDPROCESS;PROCESS(CLKK,DIV2CLK)BEGINIFCLKK='0'ANDDIV2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDone;TESTCTL的邏輯功能為每一個(gè)時(shí)鐘周期即200ns產(chǎn)生一個(gè)周期信號(hào)對(duì)計(jì)數(shù)器和鎖存器進(jìn)行同步控制。設(shè)計(jì)頻率極的關(guān)鍵是設(shè)計(jì)一個(gè)測(cè)頻率控制信號(hào)發(fā)生器，產(chǎn)生測(cè)量頻率的控制時(shí)序?？刂茣r(shí)鐘信號(hào)clk取為5MHz，作為計(jì)數(shù)閘門信號(hào)。當(dāng)test-en為高電平時(shí)，允許計(jì)數(shù)；當(dāng)test-en由高電平變?yōu)榈碗娖健蚕陆笛氐絹怼硶r(shí)，應(yīng)產(chǎn)生一個(gè)鎖存信號(hào)，將計(jì)數(shù)值保存起來；鎖存數(shù)據(jù)后，還要在下次test-en上升沿到來之前產(chǎn)生零信號(hào)clear，將計(jì)數(shù)器清零，為下次計(jì)數(shù)作準(zhǔn)備。1.2〕鎖存器代碼為：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYREGISPORT(LOAD:INSTD_LOGIC;DIN:INSTD_LOGIC_VECTOR(15DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));ENDREG;ARCHITECTUREtwoOFREGISBEGINPROCESS(LOAD,DIN)BEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;ENDIF;ENDPROCESS;endtwo;其邏輯功能：當(dāng)test-en下降沿到來時(shí)，將計(jì)數(shù)器的計(jì)數(shù)值鎖存，這樣可由外部的七段譯碼器譯碼并在數(shù)碼管顯示。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。鎖存器的位數(shù)應(yīng)跟計(jì)數(shù)器完全一樣。1.3〕計(jì)數(shù)器由MegaWizardPlug-InManager生成圖.3計(jì)數(shù)器模塊設(shè)置clock接入，clk_en始終控制，q十六位二進(jìn)制輸出，cout進(jìn)位輸出，aclr計(jì)數(shù)器清零控制。計(jì)數(shù)器為十六位加法計(jì)數(shù)器。計(jì)數(shù)器以待測(cè)信號(hào)作為時(shí)鐘,清零信號(hào)aclr到來時(shí),異步清零，clk_en為高電平時(shí)開始計(jì)數(shù)。2〕加法和除法模塊圖.4加法器和除法器原理圖加法器是數(shù)字系統(tǒng)中的根本邏輯器件。寬位加法器的設(shè)計(jì)是很消耗資源的，因此在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問題。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式。并行進(jìn)位加法器設(shè)有并行進(jìn)位產(chǎn)生邏輯，運(yùn)算速度快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。通常，并行加法器比串行級(jí)聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。加法器將正常待測(cè)信號(hào)高電平計(jì)數(shù)和反相待測(cè)信號(hào)高電平相加，即為待測(cè)信號(hào)的滿周期計(jì)數(shù)值。除法器將正常信號(hào)的高電平技術(shù)除以滿周期計(jì)數(shù)值即為待測(cè)信號(hào)的占空比值。2.1〕加法器由MegaWizardPlug-InManager生成，采用LPM_ADD_SUB模塊。圖.5加法器模塊雙十六位二進(jìn)制輸入，十六位二進(jìn)制輸出。2.2〕除法器由MegaWizardPlug-InManager生成，采用LPM_DIVDE模塊。圖.6除法器模塊雙十六位二進(jìn)制輸入，十六位二進(jìn)制結(jié)果和余數(shù)輸出，但在此器件中暫不適用余數(shù)輸出。3〕精確和顯示模塊平均值模塊對(duì)占空比的輸出進(jìn)行32次累加后取平均值以到達(dá)精確結(jié)果的目的。結(jié)果以十六位二進(jìn)制輸出給顯示模塊。顯示模塊最終將二進(jìn)制以十進(jìn)制形式顯示在8段數(shù)碼管上。顯示方式為靜態(tài)顯示，靜態(tài)顯示方式顯示亮度高，而且顯示狀態(tài)穩(wěn)定。圖.7平均值和顯示模塊原理圖3.1〕平均值模塊使用verlog語言編譯，代碼為：moduleaverage(ai,clk,he); input[15:0]ai; inputclk; output[15:0]he; reg[15:0]he; parameterNS=32; initial begin:sum integeri; he=0; for(i=0;i<NS;i=i+1) begin he=he+ai; @(posedgeclk); end end endmodule3.2〕顯示模塊代碼：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydisplayisport(clk:instd_logic;acc:instd_logic_vector(15downto0);c_display:instd_logic_vector(1downto0);dbout:outstd_logic_vector(3downto