EDA(ElectronicDesignAutomation)&DigitalDesignEDAtargetDesignLogicCircuitusingPLD(ProgrammableLogicDevice)(可編程邏輯器件)insteadofconventionalTTLdevices.DesigncircuitsusingHDL(HardwareDescriptionLanguage)(硬件描述語言)WhatisPLDLogicDevice:Combinational74LS00,74LS138Sequential74HC74PLD(ProgrammableLogicDevice)Thefunctionofdeviceisnotunchangeable,Butdependsonuser,ortheprogramsourcecode.TraditionalmethodofdesigningForcombinationalonesSpecification->truthtable->simplification->logiccircuitsUsingmodulardevicessuchasdecoder,multiplexer.ForsequentialonesListoriginalSTT(orSTD)->statesimplification->stateassignment->FFselect->derivingdrivingequations->logiccircuits.Usingmodulardevicessuchascounter,register.ingofconventionalmethodKarnaughmapissuitableforcircuitswithfewinputs(<5).Buildingblockmethod(搭積木方式)meansBeingfamiliarwithallkindsoflogicchipChoosingproperlogicdeviceBeinglackofflexibilityThenumberofalldevicesmaybegreat,andthepowerconsumptioncanbelarge.ingofusingMSIC,SSICAreamaybelarge,andnumberofchipsbegreat,powerconsumptionbelarge,also,reliability(電路可靠性)below.Designitselfbetroublesome,difficulty.Modificationofdesignresultsbenoteasy.BackgroundsofEDASSICMSICLSICVLSIC****scaleintegratedcircuits.ComputeraideddesignbeverypopularUserneedtheirowncircuits(special,professional)ASIC(ApplicationSpecificIntegratedCircuits)(專用集成電路)Developperiodbealongtime,investmentbelarge,riskbelarge.PLDDevelopperiodbeashorttime,investmentbesmall,riskbesmall.AdvantagesofPLDProgrammanytimes(多次可編程)Besuitablefordesignandmodificationorupdating.ConvenienttouserThedesignresultisonlyonechip.Thechipisofgeneralencapsulation(大眾化的封裝)Confidentiality(保密性)bewellNumberofpins：208power：3.3V(I/O)2.5V(core)Clock250MHzInsidesource4992logiccells10^5logicgates49152bitRAMOneexampleofPLDchipPLD’sDevelopmentalTrendHighintegrated,highspeed.Now4*10^6gatesinonechipLowvoltage&lowconsumption.5V->3.3V->2.5V->1.8V->lowerManykindsoflogicmodulesinsideRAM，ROM，F(xiàn)IFO，DSP，CPUSomefamousPLDfactory.

最大的PLD供應商之一

FPGA的發(fā)明者，最大的PLD供應商之一

ISP技術的發(fā)明者

提供軍品及宇航級產品Classification:integratingLowdensityPROM,EPROM,EEPROM,PAL,PLA,GALSuitableforsmallscalecircuitsHighdensityMorethan4*10^6logicgatesnowEPLD,CPLD,FPGASuitableforlargescalecircuits,evenSOC(SystemOnaChip)Classification:structureBasedonAND-ORarray(陣列型)PROM，EEPROM，PAL，GAL，CPLDForexampleCPLD:Altera的MAX系列BasedonLogicUnitarray(單元型)FPGAClassification:technics(工藝)Fusion(熔絲)OnetimeprogrammableSRAMManytimesprogrammableDownloadingprogramwhilepoweron.UsuallywithEEPROMEEPROMManytimesprogrammablePrograminsideSpeedbelowPowerconsumptionbelargeFoundationofdigitalcircuitsForcombinationalcircuitsSOPcanonical.ForsequentialcircuitsSOPcanonical.FFsPLD’sLogicSymbolAndgateProductTermPROM(ProgrammableReadOnlyMemory)Andarraybeall-decodearray(全譯碼陣列)器件的規(guī)模將隨著輸入信號數(shù)量n的增加成2n指數(shù)級增長。PROMbesuitableformemory,notforlogicfunction.EPROM和EEPROM……Logicfunctionare:ANDORCircuitswithPROMPLAisthemostflexibleoneinPLDfamily.PLA(PLogicArray)PAL(PArrayLogic)AndarraybeprogrammableOrarraybestableAnBnCnAnBnCnAnBnCnAnBnCnAnBnAnCnBnCnGAL(GeneralArrayLogic)(通用陣列邏輯)GALdifferstoPALintheoutputmethod(OLMC)Besuitableforsequentialcircuits.輸出邏輯宏單元OLMCGALExampleOLMC：XORDFF4multiplexer輸出使能選擇反饋信號選擇或門控制選擇輸出選擇CPLD(ComplexPLD)Inside邏輯陣列模塊I/O單元連線資源乘積項邏輯陣列乘積項選擇矩陣可編程觸發(fā)器ProgrammableI/O能兼容TTL和CMOS多種接口和電壓標準可配置為輸入、輸出、雙向、集電極開路和三態(tài)等形式能提供適當?shù)尿寗与娏鹘档凸?，防止過沖和減少電源噪聲支持多種接口電壓(降低功耗)1.2～0.5um,5V0.35um,3.3V0.25um,internal2.5V,I/O3.3V0.18um,internal1.8V,I/O2.5Vand3.3VProgrammableconnection在各個邏輯宏單元之間以及邏輯宏單元與I/O單元之間提供信號連接的網絡CPLD中一般采用固定長度的線段來進行連接，因此信號傳輸?shù)难訒r是固定的，使得時間性能容易預測。FPGA(FieldProgrammableGateArray)(現(xiàn)場可編程門陣列)內部結構稱為LCA(LogicCellArray)由三個部分組成：可編程邏輯塊(CLB)可編程輸入輸出模塊(IOB)可編程內部連線(PIC)IOBCLB包含多個邏輯單元PICPrincipalofLUT實際邏輯電路LUT的實現(xiàn)方式

a,b,c,d輸入邏輯輸出地址RAM中存儲的內容00000000000001000010....0...01111111111N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多個輸入的查找表采用多個邏輯塊級連的方式N個輸入的邏輯函數(shù)需要2的N次方的容量的SRAM來實現(xiàn)，一般多于輸入的查找表采用多個邏輯塊級連的方式PrincipalofLUTEAB(嵌入式陣列)ofFPGA可靈活配置的RAM塊用途實現(xiàn)比較復雜的函數(shù)的查找表，如正弦、余弦等?？蓪崿F(xiàn)多種存儲器功能，如RAM，ROM，雙口RAM，F(xiàn)IFO，Stack等靈活配置方法：256×8，也可配成512×4Innercrystaloscillator高速反向放大器用于和外部晶體相接，形成內部晶體振蕩器。提供將振蕩波形二分頻成對稱方波的功能。PLDnameandselectingEPM7

128

S

L

C

84－10EPM7：產品系列為EPM7000系列128：有128個邏輯宏單元S：電壓為5V，AE為3.3V，B為2.5VL：封裝為PLCC，Q代表PQFP等C：商業(yè)級(Commercial)0～70度，

I：工業(yè)級(Industry)，－40～85度

M：軍品級(Military)，－55～125度84：管腳數(shù)目10：速度級別Definitionofpins特殊功能的管腳電源腳VCC和GND，VCC一般分為VCCINT和VCCIO兩種JTAG管腳：實現(xiàn)在線編程和邊界掃描配置管腳(FPGA)：用于由EEPROM配置芯片信號管腳專用輸入管腳：全局時鐘、復位、置位可隨意配置其功能為：輸入、輸出、雙向、三態(tài)PLD’sdesignstepsInputs原理圖輸入使用元件符號和連線等描述比較直觀，但設計大規(guī)模的數(shù)字系統(tǒng)時則顯得繁瑣HDL語言輸入邏輯描述功能強成為國際標準，便于移植原理圖與HDL的聯(lián)系與高級語言與匯編語言類似Processing綜合和優(yōu)化優(yōu)化：將邏輯化簡，去除冗余項，減少設計所耗用的資源綜合：將模塊化層次化設計的多個文件合并為一個網表，使設計層次平面化映射把設計分為多個適合特定器件內部邏輯資源實現(xiàn)的邏輯小塊的形式布局與布線將已分割的邏輯小塊放到器件內部邏輯資源的具體位置并利用布線資源完成各功能塊之間的連接生成編程文件生成可供器件編程使用的數(shù)據文件simulating功能仿真不考慮信號傳輸和器件的延時時序仿真不同器件的內部延時不一樣，不同的布局、布線延時也會有比較大的不同在線驗證利用實現(xiàn)手段測試器件最終功能和性能指標Oneexample假定設計一個能顯示時-分-秒的時鐘電路須要加法計數(shù)器兩個10進制加計數(shù)器構造秒兩個10進制加計數(shù)器構造分兩個10進制加計數(shù)器構造時以上合計6個若用普通的觸發(fā)器秒需要6個分需要6個時需要4個，或5個Oneexample(續(xù))假定設計一個能顯示時-分-秒的時鐘電路需要6個BCD數(shù)碼管顯示器時分秒各2個需要其他組合電路若干Oneexample(FPGAmethod)假設系統(tǒng)時鐘為50MHz，PLD器件為EP1S10F780C6。需要兩個分頻器，將50MHz分頻為10KHz，將10KHz分頻為100Hz；需要一個BCD碼計數(shù)器，可分別對秒和百分秒位循環(huán)計數(shù)；需要一個譯碼器，將BCD計數(shù)器的輸出譯碼為7段顯示器的7段輸入。Oneexample(FPGAmethod)bdsec[3..0]clk_50MHzclk_10KHz分頻器1BCD計數(shù)器譯碼器譯碼器bsec[3..0]dsec[6..0]sec[6..0]cnclrT’觸發(fā)器startstop與門分頻器2clk_100Hz??bsecd

[3..0]bsecm[3..0]譯碼器譯碼器secd[6..0]secm[6..0]UsingQuatusⅡ首先在資源管理器下創(chuàng)建一個工作目錄。在QuatusⅡ中創(chuàng)建一個工程。子模塊設計：每個模塊可以用HDL語言描述，對每個模塊進行編譯、仿真，通過后然后生成模塊符號。頂層設計：創(chuàng)建一個頂層圖形文件，將各模塊符號放到圖中，添加輸入、輸出引腳，連線；編譯，仿真。給輸入、輸出引腳分配引腳號碼，編程下載。工作目錄和工程名不能有空格和漢字！子模塊設計——100Hz分頻器moduleclkdiv100(clr,clkin,clkout,count);inputclr,clkin;//輸入端口聲明

outputclkout,count;//輸出端口聲明

reg[6:0]count;regclkout;always@(posedgeclkinornegedgeclr)beginif(!clr)count<=0;//異步清零！低有效

[模塊1]10KHz到100Hz的分頻電路（采用VerilogHDL語言描述）(2)I/O說明(1)端口定義模塊名(同文件名)(3)功能描述子模塊設計——100Hz分頻器(續(xù))

elseif(count[6:0]==99)beginclkout<=1;//clkout只在計數(shù)值為99時為"1"count[6:0]<=0;endelsebeginclkout<=0;//clkout在其他時候都為"0"count[6:0]<=count[6:0]+1;endendendmodule子模塊設計——BCD計數(shù)器modulebcdcnt(dsec,sec,secd,secm,cn,clkin,clr);inputclkin,clr;//Tclkin=0.01soutput[3:0]dsec,sec,secd,secm;outputcn;//秒高位向分鐘的進位

reg[3:0]dsec,sec,secd,secm;regcn;always@(posedgeclkinornegedgeclr)begin

if(!clr)//（1）異步清零！

begincn<=0;//進位信號也必須清零！

dsec[3:0]<=0;sec[3:0]<=0;secd[3:0]<=0;secm[3:0]<=0;end

子模塊設計——BCD計數(shù)器(續(xù))else//（2）計數(shù)，采用4個if語句的嵌套

begin

if(secm[3:0]==9)//百分秒低位是否為9？

beginsecm[3:0]<=0;