第2章可編程邏輯器件基礎(chǔ)第一頁，共27頁。

教學(xué)目標(biāo)：通過本章知識(shí)學(xué)習(xí)，了解數(shù)字集成電路的分類和可編程邏輯器件的理論基礎(chǔ)和發(fā)展過程；掌握可編程邏輯器件的分類和“可編程”技術(shù)的硬件實(shí)現(xiàn)方式；掌握可編程邏輯器件的基本結(jié)構(gòu)原理；掌握CPLD和FPGA的優(yōu)缺點(diǎn)；掌握CPLD和FPGA的編程配置技術(shù)。第二頁，共27頁。2.1可編程邏輯器件概述2.1.1數(shù)字集成電路的分類第三頁，共27頁。2.1可編程邏輯器件概述2.1.2可編程邏輯器件的理論基礎(chǔ)第四頁，共27頁。2.1可編程邏輯器件概述2.1.3可編程邏輯器件的發(fā)展歷程

可編程邏輯器件（PLD）可由用戶通過自己編程配置各種邏輯功能，有的PLD還具有可擦除和重復(fù)編程的功能。PLD廣泛應(yīng)用于數(shù)字電子系統(tǒng)、自動(dòng)控制、智能儀表等領(lǐng)域?？删幊踢壿嬈骷跉v史上經(jīng)歷了20世紀(jì)70年代出現(xiàn)的熔絲編程的PROM（programmablereadonlymemory）、PLA（programmablelogicarray）、PAL（programmablearraylogic），80年代初可重復(fù)編程的GAL（genericarraylogic）、80年代中后期采用大規(guī)模集成電路技術(shù)的EPLD直至CPLD和FPGA。第五頁，共27頁。2.1可編程邏輯器件概述2.1.4可編程邏輯器件的分類1．按集成度分類第六頁，共27頁。2.1可編程邏輯器件概述2.1.4可編程邏輯器件的分類2．按結(jié)構(gòu)特點(diǎn)分類1）陣列型器件這類器件是由“與陣列”和“或陣列”組成，采用了較大規(guī)模的邏輯單元，能有效的實(shí)現(xiàn)“與-或”形式的邏輯函數(shù)，包括低密度的PLD、EPLD和CPLD。第七頁，共27頁。2.1可編程邏輯器件概述2.1.4可編程邏輯器件的分類2．按結(jié)構(gòu)特點(diǎn)分類2）單元型器件這種器件采用門陣列和分段式連線結(jié)構(gòu)，能有效的實(shí)現(xiàn)各種大規(guī)模的邏輯函數(shù)。單元型器件的連線結(jié)構(gòu)是采用長度不同的集中連線線段，經(jīng)過相應(yīng)開關(guān)元件的編程將內(nèi)部邏輯單元連接起來，形成相應(yīng)的信號(hào)同路，如Xilinx公司的FPGA?；陂T陣列結(jié)構(gòu)的PLD又稱為現(xiàn)場(chǎng)可編程邏輯門陣列FPGA，是由可編程邏輯單元組成的，這種結(jié)構(gòu)和與/或陣列結(jié)構(gòu)不同，而且不同公司不同系列產(chǎn)品的組織結(jié)構(gòu)也不完全相同。由于FPGA內(nèi)部的觸發(fā)器較多，因此更適合時(shí)序電路設(shè)計(jì)和復(fù)雜算法的研究。第八頁，共27頁。2.1可編程邏輯器件概述2.1.4可編程邏輯器件的分類2．按結(jié)構(gòu)特點(diǎn)分類3）按編程方式分類熔絲和反熔絲結(jié)構(gòu)型器件浮柵編程器件SRAM編程器件FLASH編程器件第九頁，共27頁。2.1可編程邏輯器件概述2.1.4可編程邏輯器件的分類2．按結(jié)構(gòu)特點(diǎn)分類4）按邏輯單元分類“與-或”型陣列宏單元型查找表型多路開關(guān)型第十頁，共27頁。2.2簡(jiǎn)單PLD基本結(jié)構(gòu)原理四種簡(jiǎn)單PLD電路結(jié)構(gòu)特點(diǎn)類型陣列輸出方式與或PROM固定可編程TS（三態(tài)），OC（可熔極性）PLA可編程可編程TS（三態(tài)），OC（可熔極性）PAL可編程固定TS（三態(tài)），I/O，寄存器反饋GAL可編程固定用戶定義第十一頁，共27頁。2.2簡(jiǎn)單PLD基本結(jié)構(gòu)原理2.2.1可編程只讀存儲(chǔ)器PROM

在PROM中，與門陣列固定，或門陣列可編程，如下圖所示。然而，PROM只能實(shí)現(xiàn)組合邏輯電路；在組合邏輯函數(shù)的輸入變量增多時(shí)，PROM的存儲(chǔ)單元利用率比較低；PROM的與陣列采用的是全譯碼，產(chǎn)生了全部的最小項(xiàng)。PROM采用的是熔絲工藝，只可一次性編程。第十二頁，共27頁。2.2簡(jiǎn)單PLD基本結(jié)構(gòu)原理2.2.2可編程邏輯陣列PLA

可編程邏輯陣列（PLA）是對(duì)PROM進(jìn)行改進(jìn)而產(chǎn)生的。在PLA中，與門陣列和或陣列都是可編程的。雖然PLA的存儲(chǔ)單元利用率相對(duì)較高，但是其與陣列和或陣列都是可編程的，造成軟件算法復(fù)雜，運(yùn)行速度大幅下降；并且該器件依然采用熔絲工藝，只可一次性編程。第十三頁，共27頁。2.2簡(jiǎn)單PLD基本結(jié)構(gòu)原理2.2.3可編程陣列邏輯PAL

在PAL中，與陣列是可編程的，而或陣列是固定的。雖然PAL具有多種輸出和反饋結(jié)構(gòu)，為邏輯設(shè)計(jì)提供了一定的靈活性，但是不同的PAL器件具有獨(dú)立的、單一性的輸出結(jié)構(gòu)，從而造成PAL器件的通用性比較差.此外，PAL器件仍采用熔絲，只可一次性編程使用。第十四頁，共27頁。2.2簡(jiǎn)單PLD基本結(jié)構(gòu)原理2.2.4通用邏輯陣列GAL20世紀(jì)80年代中期，Lattice公司在PAL基礎(chǔ)上，設(shè)計(jì)出了通用邏輯陣列（genericarraylogic，GAL）器件，GAL在陣列結(jié)構(gòu)上與PAL相似。GAL首次采用了CMOS工藝，使得GAL具有可以反復(fù)擦除和改寫的功能，徹底克服熔絲型可編程器件的只能一次可編程問題。在GAL的輸出結(jié)構(gòu)上采用輸出邏輯宏單元電路，而輸出邏輯宏單元設(shè)有多種組態(tài)，可配置成專用組合輸入、專用組合輸出、組合輸出雙向口，寄存器輸出，以及寄存器輸出雙向口等，從而為邏輯設(shè)計(jì)提供了更大的靈活性。第十五頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.1CPLD的基本結(jié)構(gòu)

CPLD的基本工作原理與GAL器件相似，可以看成由許多GAL器件構(gòu)成的邏輯體，只是相鄰的乘積項(xiàng)可以互相借用，且每一邏輯單元能單獨(dú)引入時(shí)鐘，從而可實(shí)現(xiàn)異步時(shí)序邏輯電路。CPLD在結(jié)構(gòu)上包括LAB（logicarrayblocks）、宏單元（macrocells）、擴(kuò)展乘積項(xiàng)（expenderproductterms）、可編程連線陣列PIA（programmableinterconnectarray）和I/O控制塊（I/Ocontrolblocks）。此處以Altera公司的MAX7000系列為例講解CPLD的基本結(jié)構(gòu)。第十六頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.1CPLD的基本結(jié)構(gòu)第十七頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.1CPLD的基本結(jié)構(gòu)1．邏輯陣列塊2．宏單元3．?dāng)U展乘積項(xiàng)4．可編程連線陣列5．I/O控制塊第十八頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)1．查找表簡(jiǎn)單PLD和CPLD都是基于乘積項(xiàng)的可編程結(jié)構(gòu)，即由可編程的與陣列和固定的或陣列來完成邏輯功能。FPGA使用的是另一種可編程邏輯的形成方法，即可查找表（LUT）結(jié)構(gòu)來構(gòu)成可編程邏輯器件。LUT是可編程得最小邏輯構(gòu)成單元，這種結(jié)構(gòu)基于SRAM查找表，采用RAM數(shù)據(jù)查找的方法來構(gòu)成邏輯函數(shù)發(fā)生器。一個(gè)N輸入的查找表可以實(shí)現(xiàn)N個(gè)輸入變量的任何邏輯功能。一個(gè)N輸入的查找表，功用2N個(gè)位的SRAM單元。顯然N不能太大，否則LUT的利用率很低，輸入多于N個(gè)的邏輯函數(shù)，必須用幾個(gè)查找表分開實(shí)現(xiàn)。第十九頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)1．查找表FPGA查找表單元內(nèi)部結(jié)構(gòu)第二十頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)1．查找表如上圖，假設(shè)所有的二選擇一多路選擇器都是當(dāng)輸入信號(hào)A，B，C，D為“1”時(shí)選擇上路輸出，反之選擇下路輸出，則根據(jù)圖中RAM單元存儲(chǔ)信息可知，本查找表可實(shí)現(xiàn)得邏輯函數(shù)表達(dá)式為?，F(xiàn)假設(shè)將RAM中的數(shù)據(jù)從上到下調(diào)整為11100，那么本查找表可實(shí)現(xiàn)得邏輯函數(shù)表達(dá)式為。第二十一頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)2．基本結(jié)構(gòu)

FLEX10K系列器件在結(jié)構(gòu)上包括嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速通道（FastTrack）互連和I/O單元（IOE）。一組邏輯單元LE組成一個(gè)LAB，LAB按行和列排成一個(gè)矩陣，并且在每一行中放置一個(gè)EAB。在器件內(nèi)部，信號(hào)的互連及信號(hào)與器件引腳的連接由快速通道提供，在每行或每列快速通道互連線的兩端連接著若干IOE。第二十二頁，共27頁。2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)2．基本結(jié)構(gòu)FLEX10K的內(nèi)部結(jié)構(gòu)第二十三頁，共27頁。1．嵌入式陣列塊2．邏輯單元3．邏輯陣列塊4．快速通道5．I/O單元2.3CPLD和FPGA的基本結(jié)構(gòu)2.3.2FPGA的基本結(jié)構(gòu)第二十四頁，共27頁。2.4CPLD和FPGA的比較性能CPLDFPGA說明集成規(guī)模和邏輯復(fù)雜度規(guī)模小、邏輯復(fù)雜度低規(guī)模大、邏輯復(fù)雜度高FPGA用于復(fù)雜設(shè)計(jì)CPLD用于簡(jiǎn)單設(shè)計(jì)互聯(lián)結(jié)構(gòu)和連線資源連續(xù)布線結(jié)構(gòu)、布線資源有限分段總線、長線、專用互連，布線資源豐富FPGA布線靈活，但時(shí)序規(guī)劃難，一般需要通過時(shí)序約束、靜態(tài)時(shí)序分析、時(shí)序仿真等手段提高并驗(yàn)證時(shí)序性能編程工藝多為乘積項(xiàng)，采用EEPROM、FLASH和反熔絲等不同工藝多為LUT加寄存器結(jié)構(gòu)，采用SRAM工藝，含F(xiàn)LASH和反熔絲等不同工藝編程與配置多數(shù)基于ROM型，掉電后配置數(shù)據(jù)不丟失。通過編程器燒寫ROM或通過ISP模式將配置數(shù)據(jù)下載到目標(biāo)器件多數(shù)基于RAM型，掉電后配置數(shù)據(jù)丟失，需要外掛ROM或在線編程觸發(fā)器數(shù)少多FPGA更適合實(shí)現(xiàn)時(shí)序邏輯，CPLD更適合完成算法和組合邏輯速度快慢功耗大小引腳延時(shí)確定、可預(yù)測(cè)不確定、不可預(yù)測(cè)對(duì)FPGA時(shí)序約束和仿真非常重要加密性能可加密、保密性好一般器件不可加密、保密性差一些采用FLASH加SRAM工藝的新型器件，嵌入了加載FLASH及高性能的保密算法成本