精品文檔-下載后可編輯MAXl01A在1GHz數(shù)字射頻存儲(chǔ)器的的應(yīng)用-設(shè)計(jì)應(yīng)用

1DRFM數(shù)據(jù)采集模塊的設(shè)計(jì)

數(shù)字射頻存儲(chǔ)器（DRFM）是一種微波信號(hào)存儲(chǔ)系統(tǒng)，用于實(shí)現(xiàn)射頻信號(hào)存儲(chǔ)及轉(zhuǎn)發(fā)功能。數(shù)字射頻存儲(chǔ)器通過對(duì)接收到的射頻信號(hào)進(jìn)行高速采樣、存儲(chǔ)、變換處理和重構(gòu)，實(shí)現(xiàn)對(duì)信號(hào)捕獲和保存的高速性、干擾技術(shù)的多樣性和控制的靈活性。數(shù)字射頻存儲(chǔ)器已成為電子對(duì)抗系統(tǒng)中的關(guān)鍵組成部分。

1.1MAXlOlA的主要特點(diǎn)

ADC芯片是數(shù)據(jù)采集的器件，本系統(tǒng)中A/D轉(zhuǎn)換器采用MAXIM公司的MAXlOlA,它的采樣速率可達(dá)到500Msps,采樣精度為8bit.本文采用兩片MAXl01A交替采樣，以使系統(tǒng)達(dá)到1Gsps的采樣速率。MAXlOlA主要特點(diǎn)如下：

具有500MHz轉(zhuǎn)換速率；

在250MHz時(shí)的有效位為7.0位；

1.2GHz模擬輸入帶寬；

誤差小于±1/2LSBINL;

帶50Ω差分或單端輸入；

具有±250mV的模擬輸入范圍；

數(shù)據(jù)通路可雙路鎖存輸出；

1.2MAXl01A的原理

（1）多位轉(zhuǎn)換

MAXl01A采用并行結(jié)構(gòu)（即閃爍結(jié)構(gòu)）進(jìn)行比普通積分ADC更快的多位轉(zhuǎn)換。典型的n位閃爍結(jié)構(gòu)含有（2n-1）個(gè)比較器，其負(fù)輸入端均勻的從基準(zhǔn)網(wǎng)絡(luò)階梯電阻的底部排布到頂部，各占據(jù)一個(gè)LSB增量值。MAXl01A是一個(gè)單片雙交叉并行量化的芯片，它內(nèi)部具有兩個(gè)獨(dú)立的8位轉(zhuǎn)換器，n=8時(shí)，應(yīng)有255個(gè)比較器。這些轉(zhuǎn)換器將結(jié)果傳送給A、B兩組輸出端，并在輸入時(shí)鐘交替負(fù)邊沿鎖存它們。

（2）跟蹤/保持

MAXlOlA內(nèi)部自帶的跟蹤/保持放大器提升了獲得有效數(shù)據(jù)位的性能，并允許在高轉(zhuǎn)換速率情況下仍以較高的精度捕捉模擬數(shù)據(jù)。其內(nèi)部Track/Hold電路為MAXIMA提供了兩個(gè)重要的功能：一是它的4倍額定增益減少了輸入差動(dòng)電壓的振幅，對(duì)±1.02V基準(zhǔn)源，輸入信號(hào)為+250mV;二是提供一個(gè)差動(dòng)的50Ω輸入，使MAXl01A接口應(yīng)用極為方便。

（3）數(shù)據(jù)流

數(shù)據(jù)流（datastream）初是通信領(lǐng)域使用的概念，代表傳輸中所使用的信息的數(shù)字編碼信號(hào)序列。然而，我們所提到的數(shù)據(jù)流概念與此不同。這個(gè)概念初在1998年由Henzinger在文獻(xiàn)87中提出，他將數(shù)據(jù)流定義為"只能以事先規(guī)定好的順序被讀取的數(shù)據(jù)的一個(gè)序列".需要以近實(shí)時(shí)的方式對(duì)更新流進(jìn)行復(fù)雜分析。對(duì)以上領(lǐng)域的數(shù)據(jù)進(jìn)行復(fù)雜分析（如趨勢(shì)分析，預(yù)測）以前往往是（在數(shù)據(jù)倉庫中）脫機(jī)進(jìn)行的，然而一些新的應(yīng)用（尤其是在網(wǎng)絡(luò)安全和國家安全領(lǐng)域）對(duì)時(shí)間都非常敏感，如檢測互聯(lián)網(wǎng)上的極端事件、欺詐、入侵、異常，復(fù)雜人群監(jiān)控，趨勢(shì)監(jiān)控（tracktrend），探查性分析（exploratoryanalyses），和諧度分析（harmonicanalysis）等，都需要進(jìn)行聯(lián)機(jī)的分析。

MAXlOlA內(nèi)部的跟蹤/保持放大器為ADC提供模擬輸入電壓的采樣。而T/H放大器被同時(shí)分為兩部分，分別工作在交替的時(shí)鐘負(fù)邊沿。輸入時(shí)鐘CLK應(yīng)滿足T/H放大器要求，同時(shí)還可回饋給A/D部分。輸出時(shí)鐘DCLK用于數(shù)據(jù)定時(shí)，是輸入時(shí)鐘CLK的2分頻或10分頻。

1.3MAXlOlA的應(yīng)用

（1）模擬輸入范圍

雖然正常工作范圍為+250mV,但對(duì)MAXl01A的每個(gè)輸入端而言，其對(duì)地的輸入范圍實(shí)際上為±500mV,這擴(kuò)展了包括模擬信號(hào)和任何DC共模的電壓的輸入電平。要在差動(dòng)輸入模式下得到滿量程的數(shù)字輸出，應(yīng)在AIN+和AIN-之間加+250mv電壓，也就是說，AIN+=+125mV,AIN-=-125mV（無直流偏置）。在模擬輸入端之間無電壓差時(shí)，會(huì)出現(xiàn)中間刻度數(shù)字分驅(qū)動(dòng)為-250mV,即AIN+=-125mV,AIN-=+125mV時(shí)，會(huì)出現(xiàn)零刻度數(shù)字輸出代碼。

（2）基準(zhǔn)

基準(zhǔn)是機(jī)械制造中應(yīng)用十分廣泛的一個(gè)概念，機(jī)械產(chǎn)品從設(shè)計(jì)時(shí)零件尺寸的標(biāo)注，制造時(shí)工件的定位，校驗(yàn)時(shí)尺寸的測量，一直到裝配時(shí)零部件的的裝配位置確定等，都要用到基準(zhǔn)的概念?；鶞?zhǔn)就是用來確定生產(chǎn)對(duì)象上幾何關(guān)系所依據(jù)的點(diǎn)，線或面。機(jī)械圖紙上的基準(zhǔn)都是用大寫字母A、B、C、D等用一個(gè)特定的帶圈的基準(zhǔn)符號(hào)表示的。當(dāng)基準(zhǔn)符號(hào)對(duì)準(zhǔn)的面及面的延伸線或該面的尺寸界，表示是以該面為基準(zhǔn)。當(dāng)基準(zhǔn)符號(hào)對(duì)準(zhǔn)的是尺寸線，表示是以該尺寸標(biāo)注的實(shí)體中心線為基準(zhǔn)。

ADC的基準(zhǔn)電阻確定了ADC的有效位（LSB）的大小和動(dòng)態(tài)工作范圍。通常，電阻串的底部和頂部都是由內(nèi)部緩沖放大器驅(qū)動(dòng)的。在ADC的基準(zhǔn)輸入端加RC網(wǎng)絡(luò)可獲得性能，可將一個(gè)33Ω電阻與驅(qū)動(dòng)該基準(zhǔn)電阻串的緩沖輸出級(jí)相聯(lián)，而0.47μF電容必須接在緩沖輸出級(jí)的電阻器旁邊。這個(gè)電阻與電容的組合必須位于MAXl01A封裝的0.5英寸（1.27cm）之內(nèi)。任一端接點(diǎn)的噪聲都會(huì)直接影響代碼的檢測，并且降低ADC的有效數(shù)據(jù)位指標(biāo)。

（3）時(shí)鐘CLK和DCLK

MAXl01A的所有輸入時(shí)鐘和輸出時(shí)鐘都是差動(dòng)的。輸入時(shí)鐘CLK和DCLK是MAXl01A的基本定時(shí)信號(hào)。CLK和DCLK通過內(nèi)部一個(gè)50Ω電阻傳輸線鎖到內(nèi)部電路。只有一對(duì)CLK和DCLK輸入端被驅(qū)動(dòng)，而其他對(duì)耦端子通過該50Ω傳輸線接到-2V.對(duì)簡單電路連接而言，任一對(duì)輸入端子都可以用作被驅(qū)動(dòng)的端子。DCLK和/DCLK是由輸入時(shí)鐘產(chǎn)生的輸出時(shí)鐘，用于數(shù)據(jù)分組A和B的內(nèi)部輸出定時(shí)（A組數(shù)據(jù)在DCLK的上升沿后有效。B組數(shù)據(jù)在下降沿后有效）。在正常模式下，它們是輸入時(shí)鐘速度的一半的時(shí)鐘信號(hào)。MAXl01A可以工作在輸入時(shí)鐘高達(dá)500MHz的頻率上。

（4）輸出模式控制（DIVl0）

當(dāng)MAXl01A的DIVl0腳接地時(shí)，它工作于檢測模式。這時(shí)輸入時(shí)鐘被10分頻，從而將輸出數(shù)據(jù)和時(shí)鐘頻率降至1/5,但仍保證輸出時(shí)鐘的占空比為50%,而接輸出定相的時(shí)鐘保持不變，這樣每5個(gè)輸入采樣值中就有4個(gè)被丟掉。反之，當(dāng)DIVlO腳懸空時(shí)，它被內(nèi)部電阻拉低，MAX-lolA工作于正常模式。

（5）布線、接地和電源

正常工作時(shí)，MAxl01A需要一個(gè)+5×（1±0.01）V的正電源和一個(gè)-5.2×（1±0.01）V的負(fù)電源。用高質(zhì)量的0.1μF和0.01μF的陶瓷電容，將VTT和Vcc電源旁路，并且在盡可能靠近引腳的地方接地。需將所有接地引腳接到地平面，可優(yōu)化抗噪聲性能并提高器件的應(yīng)用精度。

2數(shù)據(jù)緩存模塊設(shè)計(jì)

數(shù)據(jù)緩存器使用Ahera公司的FLEXlOKE系列CPLD.該設(shè)計(jì)利用FLEXlOKE器件實(shí)現(xiàn)高速FIFO,由于作為數(shù)據(jù)緩存的FIF0的輸入輸出時(shí)鐘頻率不能相同，所以必須使用雙時(shí)鐘FIFO.且該類器件用低電壓供電，大大降低了系統(tǒng)功耗，提高了系統(tǒng)的靈活性和可靠性。

本文所介紹的系統(tǒng)使用VHDL硬件描述語言來對(duì)FLEXlOKE進(jìn)行編程，編程環(huán)境為MAX+PLUSⅡV9.6扳本。

VHDL編程采用模塊式設(shè)計(jì)。首先建立4個(gè)模塊，即FIF0、MUX、counterl、counter2.其中的FIFO既可以調(diào)用lpm-FIF0（dualClock）來修改其中的一些關(guān)鍵參數(shù)以符合要求，也可以手工編寫程序?qū)崿F(xiàn)，這里采用調(diào)用宏模塊的方式。值得注意的是，F(xiàn)IFO的輸入輸出時(shí)鐘頻率不同，因此必須采用雙時(shí)鐘FIF0.MUX、counterl、counter2是配合FIF0使用的多路復(fù)用器和分頻器（計(jì)數(shù)器），均應(yīng)手工編寫其源程序。幾個(gè)子模塊完成以后，要新建一個(gè)總的系統(tǒng)模塊（system）來調(diào)用子模塊，以在system模塊中完成系統(tǒng)端口的定義以及各個(gè)子模塊之間的邏輯關(guān)系描述。這種設(shè)計(jì)有利于邏輯設(shè)計(jì)的集成化，從而為后續(xù)的改進(jìn)提供方便。圖2為編譯通過后的系統(tǒng)仿真波形圖。

3結(jié)束語

本文以DRFM設(shè)計(jì)為，著重介紹了DRFM的數(shù)據(jù)采集前端的設(shè)計(jì)思路和方法。在超高速數(shù)據(jù)采集領(lǐng)域，數(shù)百兆乃至1GH