計(jì)算機(jī)專業(yè)基礎(chǔ)綜合（中央處理器）模擬試卷4（總分：48.00，做題時(shí)間：90分鐘）一、＜B＞單項(xiàng)選擇題1-40小題。下列每題給出的四個(gè)選項(xiàng)中，只有一個(gè)選項(xiàng)是最符合題目要求的。〈/B〉（總題數(shù)：18，分?jǐn)?shù)：36.00）通常所說(shuō)的32位微處理器是指（）。地址總線的寬度為32位處理的數(shù)據(jù)長(zhǎng)度只能為32位CPU字長(zhǎng)為32位丿通用寄存器數(shù)目為32個(gè)通常所說(shuō)的32位微處理器是指CPU字長(zhǎng)為32位。將運(yùn)算器和控制器合稱為中央處理器（CPU）,在由超大規(guī)模集成電路構(gòu)成的微型計(jì)算機(jī)中，往往將CPU制成一塊芯片，稱為微處理器。CPU按照其處理信息的字長(zhǎng)可以分為8位CPU、16位CPU、32位CPU、64位CPU等。選項(xiàng)A、B、D均與微處理器的位數(shù)無(wú)關(guān)。在微程序控制方式中，機(jī)器指令、微程序和微指令的關(guān)系是（）。每一條機(jī)器指令由一條微指令來(lái)解釋執(zhí)行每一條機(jī)器指令由一段（或一個(gè)）微程序來(lái)解釋執(zhí)行丿一段機(jī)器指令組成的工作程序可由一條微指令來(lái)解釋執(zhí)行一條微指令由若干條機(jī)器指令組成機(jī)器指令是由一段（或一個(gè)）微程序來(lái)解釋執(zhí)行的，一條微程序是由若干微指令構(gòu)成的。一個(gè)單周期處理器，各主要功能單元的操作時(shí)間為：指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器為0.3ns，ALU為0.2ns，寄存器文件為0.1ns，則該CPU的時(shí)鐘周期最少應(yīng)該是（）。0.4ns0.3ns0.2ns1ns丿單周期處理器時(shí)鐘周期取為“Load”指令的執(zhí)行時(shí)間（最長(zhǎng)），它等于讀指令存儲(chǔ)器（取指）的時(shí)間、讀寄存器堆（取形式地址）的時(shí)間、ALU（計(jì)算有效地址）的時(shí)間、讀數(shù)據(jù)存儲(chǔ)器（取操作數(shù)）的時(shí)間以及寫寄存器堆（將操作數(shù)寫入目的寄存器）的時(shí)間之和，為1ns。微程序存放在（）。主存中堆棧中只讀存儲(chǔ)器中丿磁盤中微程序存放在控制存儲(chǔ)器中，是只讀存儲(chǔ)器。下列關(guān)于并行微程序控制器的說(shuō)法中，正確的是（）?，F(xiàn)行微指令的執(zhí)行與取下一條微指令的操作并行丿現(xiàn)行微指令的執(zhí)行與取下一條微指令的操作串行兩條或更多微指令的執(zhí)行在時(shí)間上并行兩條或更多微指令的取微指令操作在時(shí)間上并行并行微程序控制器中，在執(zhí)行現(xiàn)行微指令的同時(shí)，取下一條微指令，選項(xiàng)A的描述正確。下列說(shuō)法中正確的是（）。取指周期一定等于機(jī)器周期指令字長(zhǎng)等于機(jī)器字長(zhǎng)的前提下，取指周期等于機(jī)器周期指令字長(zhǎng)等于存儲(chǔ)字長(zhǎng)的前提下，取指周期等于機(jī)器周期丿取指周期與機(jī)器周期沒有必然聯(lián)系指令字長(zhǎng)一般取存儲(chǔ)字長(zhǎng)的整數(shù)倍，當(dāng)指令字長(zhǎng)等于存儲(chǔ)字長(zhǎng)時(shí)，取指周期可看作機(jī)器周期。7?在微程序控制方式中，以下說(shuō)法中正確的是()。I.采用微程序控制器的處理器稱為微處理器II.每一條機(jī)器指令由一個(gè)微程序來(lái)解釋執(zhí)行III?在微指令的編碼中，執(zhí)行效率最低的是直接編碼方式IV.水平型微指令能充分利用數(shù)據(jù)通路的并行結(jié)構(gòu)I和IIII和V丿I和IIIII、III和V微處理器是相對(duì)于大型機(jī)的處理器而言的，與微程序控制器沒有必然聯(lián)系，I錯(cuò)誤。微程序的設(shè)計(jì)思想就是將每一條機(jī)器指令編寫成一個(gè)微程序，每一個(gè)微程序包含若干條微指令，每一條微指令對(duì)應(yīng)一個(gè)或幾個(gè)微操作命令，II正確。直接編碼方式中每一位代表一個(gè)微命令，不需要譯碼，因此執(zhí)行效率最高，III錯(cuò)誤。一條水平型微指令能定義并執(zhí)行幾種并行的基本操作，因此能更充分利用數(shù)據(jù)通路的并行結(jié)構(gòu)，IV正確。8?下列幾項(xiàng)中，流水線相關(guān)包括()。I?結(jié)構(gòu)相關(guān)II.數(shù)據(jù)相關(guān)III?指令相關(guān)IV.控制相關(guān)A.I，I，I，VB.I，I，IC.I，I，VVD.I，I，V流水線相關(guān)包括：結(jié)構(gòu)相關(guān)、數(shù)據(jù)相關(guān)和控制相關(guān)。其中，結(jié)構(gòu)相關(guān)是由于不同指令欲同時(shí)使用一個(gè)部件而造成的；數(shù)據(jù)相關(guān)是指后面指令欲使用前面指令的結(jié)果時(shí)該結(jié)果還沒有產(chǎn)生：控制相關(guān)是指指令執(zhí)行的順序發(fā)生改變而引起的流水線停頓，各類轉(zhuǎn)移指令、分支指令以及中斷或異常的出現(xiàn)都會(huì)引起控制相關(guān)。一個(gè)四級(jí)流水線的處理器，連續(xù)向此流水線輸入15條指令，則在第15個(gè)時(shí)鐘周期結(jié)束時(shí)，共執(zhí)行完的指令條數(shù)為()。TOC\o"1-5"\h\z101112丿15此題考查流水線的工作原理。共執(zhí)行完的指令條數(shù)為1+(15—4)=12。在一個(gè)微指令周期中，()。只能執(zhí)行一個(gè)微操作能順序執(zhí)行多個(gè)微操作只能執(zhí)行多個(gè)互斥微操作能并行執(zhí)行多個(gè)微操作丿已知一臺(tái)時(shí)鐘頻率為2GHz的計(jì)算機(jī)的CPI為1.2。某程序P在該計(jì)算機(jī)上的指令條數(shù)為4X109。若在該計(jì)算機(jī)上，程序P從開始啟動(dòng)到執(zhí)行結(jié)束所經(jīng)歷的時(shí)間是4s，則運(yùn)行P所用CPU時(shí)間占整個(gè)CPU時(shí)間的百分比大約是()。TOC\o"1-5"\h\z40％60% 丿80％100%此題考查如何根據(jù)時(shí)鐘頻率、指令條數(shù)和CPI來(lái)計(jì)算程序執(zhí)行時(shí)間。1.2X4X109/2GHz=2.4s，(2.4／4)X100%=60%。指令流水線中，不同的指令在指令流水的不同功能段中可以()。順序選擇循環(huán)并行V在指令流水線中，不同的指令在不同功能段中可以并行。下列說(shuō)法中，正確的是()。水平型微指令的執(zhí)行速度要慢于垂直型微指令水平型微指令的長(zhǎng)度要短于垂直型微指令水平型微指令的編碼空間利用率高垂直型微指令中包含微操作碼字段丿此題考查的知識(shí)點(diǎn)包括：水平型微指令的執(zhí)行速度要快于垂直型微指令，水平型微指令的長(zhǎng)度要長(zhǎng)于垂直型微指令，水平型微指令的編碼空間利用率較低，垂直型微指令的格式與普通機(jī)器指令的格式相仿。下列特征中，不屬于有利于實(shí)現(xiàn)指令流水線的是()。指令字等長(zhǎng)Load／Store指令風(fēng)格尋址方式靈活多樣丿指令格式規(guī)整統(tǒng)一有利于實(shí)現(xiàn)流水線的指令特征是指令字等長(zhǎng)、Load/Store指令風(fēng)格(隱含尋址方式簡(jiǎn)單)、指令格式規(guī)整統(tǒng)一、數(shù)據(jù)和指令在存儲(chǔ)器中“對(duì)齊”存放。下列關(guān)于動(dòng)態(tài)流水線和超標(biāo)量處理器的說(shuō)法中，錯(cuò)誤的是()。超標(biāo)量處理器中一定有多個(gè)不同的指令執(zhí)行單元?jiǎng)討B(tài)流水線執(zhí)行指令的順序不一定是輸入指令的順序超標(biāo)量處理器不一定都采用動(dòng)態(tài)流水線超標(biāo)量技術(shù)是指采用更多流水段個(gè)數(shù)的流水線技術(shù)丿超標(biāo)量技術(shù)是采用更多指令執(zhí)行部件來(lái)構(gòu)成多條流水線的技術(shù)。指令流水中不同功能段的執(zhí)行時(shí)間最好()。相等丿不等為零與指令周期一致不同功能段的時(shí)間相同可以提高流水線的效率。下列說(shuō)法中正確的是()。指令流水線可以縮短一條指令的執(zhí)行時(shí)間實(shí)現(xiàn)指令流水線并不需要增加額外的硬件指令流水線可以提高指令執(zhí)彳丁的吞吐率V理想情況下，每個(gè)時(shí)鐘內(nèi)都有一條指令在指令流水線中完成指令流水線將延長(zhǎng)一條指令的執(zhí)丁時(shí)間。一個(gè)主要原因就是盡管各個(gè)流水段處理指令的時(shí)間并不相同，但是只能取最長(zhǎng)的時(shí)間作為流水線的工作周期；實(shí)現(xiàn)指令流水線需要增加額外的硬件，至少在流水段之間增加鎖存器。這也是指令流水線將延長(zhǎng)一條指令的一執(zhí)丁時(shí)間的重要原因：指令流水線可以提高指令執(zhí)丁的吞吐率；指令流水線存在一個(gè)建立時(shí)間，即第一條指令進(jìn)入流水線到它流出的時(shí)間間隔。即便是理想情況下，在第一條指令流出之前，指令流水線在每個(gè)時(shí)鐘內(nèi)都沒有完成任何一條指令。以下有關(guān)流水線相關(guān)的敘述中，正確的是()。所有數(shù)據(jù)相關(guān)都能通過轉(zhuǎn)發(fā)得到解決可以通過調(diào)整指令順序和插入nop指令消除所有的數(shù)據(jù)相關(guān)V五段流水線中Load-Use數(shù)據(jù)相關(guān)不會(huì)引起一個(gè)時(shí)鐘周期的阻塞一條分支指令與緊隨其后的一條ALU運(yùn)算指令肯定會(huì)發(fā)生數(shù)據(jù)相關(guān)相鄰兩條ALU運(yùn)算指令之間，相隔一條的兩條ALU運(yùn)算指令之間和相隔一條的Load指令與ALU運(yùn)算指令之間的數(shù)據(jù)冒險(xiǎn)能通過轉(zhuǎn)發(fā)解決。單純依靠“插入nop指令”就能消除所有數(shù)據(jù)相關(guān)，但是這樣做效率太低。如果通過調(diào)整指令順序，再加上插入nop指令，則能提高流水線的效率。Load-Use數(shù)據(jù)相關(guān)是由于Load指令的目的寄存器等于后一條指令的源寄存器而導(dǎo)致的。對(duì)于五段流水線(取指、譯碼、執(zhí)丁、訪存、寫回)，Load指令在最后一段寫入目的寄存器，而后繼指令在第三段讀寄存器源，所以Load-Use數(shù)據(jù)相關(guān)至少要引起一個(gè)時(shí)鐘周期的阻塞。通常，分支指令并不改變?nèi)魏渭拇嫫鞯闹?，所以與緊隨其后的ALU運(yùn)算指令根本不會(huì)發(fā)生數(shù)據(jù)相關(guān)。二、＜B＞綜合應(yīng)用題41-47小題。＜/B＞(總題數(shù)：6,分?jǐn)?shù):12.00)下圖是一個(gè)簡(jiǎn)化的CPU與主存連接結(jié)構(gòu)示意圖(圖中省略了所有多路選擇器)。其中有一個(gè)累加寄存器AC、一個(gè)狀態(tài)寄存器和其他四個(gè)寄存器(主存地址寄存器MAR、主存數(shù)據(jù)寄存器MDR、程序計(jì)數(shù)器PC和指令

要求：(1)寫出圖中a要求：(1)寫出圖中a、b、c、d四個(gè)寄存器的名稱。(2)簡(jiǎn)述圖中指令從主存取到控制器的過程。(3)說(shuō)明數(shù)據(jù)從主存取出、運(yùn)算、寫回主存所經(jīng)過的數(shù)據(jù)通路(假定數(shù)據(jù)地址已在MAR中)。正確答案：(正確答案：(1)b單向連接微控制器，由微控制器的作用不難得知b是指令寄存器(IR)；a和c直接連接主存，只可能是MDR和MAR,c到主存是單向連接，a和主存雙向連接，根據(jù)指令執(zhí)行的特點(diǎn)，MAR只單向給主存?zhèn)魉偷刂?，而MDR既存放從主存中取出的數(shù)據(jù)又要存放將要寫入主存的數(shù)據(jù)，因此c為主存地址寄存器(MAR)，a為主存數(shù)據(jù)寄存器(MDR)。d具有自動(dòng)加1的功能，且單向連接MAR，不難得出為程序計(jì)數(shù)器(PC)。因此，a為MDR，b為IR，c為MAR，d為PC。(2)先從程序計(jì)數(shù)器(PC)中取出指令地址，將指令地址送入主存地址寄存器(MAR)，在相關(guān)的控制下從主存中取出指令送至主存數(shù)據(jù)寄存器(MDR)，然后將MDR中的指令送至指令寄存器(IR)，最后流向微控制器，供微控制器分析并執(zhí)行指令。因此，取指令的數(shù)據(jù)通路為：PC-MAR，M(MAR)-MDR-IR-控制器。(3)與(2)的分析類似，根據(jù)MAR中的地址去主存取數(shù)據(jù)，將取出的數(shù)據(jù)送至主存數(shù)據(jù)寄存器(MDR)，然后將MDR中的數(shù)據(jù)送至ALu進(jìn)行運(yùn)算，運(yùn)算的結(jié)果送至累加器(AC)，運(yùn)算結(jié)束后將AC中的結(jié)果送至MDR，最后將MDR中的數(shù)據(jù)寫入主存。因此，從主存取出、運(yùn)算和寫回主存所經(jīng)過的數(shù)據(jù)通路為：MAR-M，M(MAR)-MDR-ALU，ALU-AC，AC-MDR-M(MAR)。)某指令流水線分為五級(jí)，分別完成取址(IF)、譯碼并取數(shù)(ID)、執(zhí)行(EX)、訪存(MEM)、寫結(jié)果(WR)。設(shè)完成各階段操作的時(shí)間依次為：90ns，60ns，70ns，100ns，50ns。試問：流水線的時(shí)鐘周期應(yīng)取何值?若第一條和第二條指令發(fā)生數(shù)據(jù)相關(guān)，第二條指令需推遲多少時(shí)間才能不發(fā)生錯(cuò)誤?若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而不推遲第二條指令的執(zhí)行可采取什么措施?正確答案：(正確答案：流水線的時(shí)鐘周期應(yīng)取其中最長(zhǎng)的時(shí)間段，即100ns。第二條指令需推遲300ns(即等待上一條指令完成EX、MEM、WR三個(gè)周期后才能開始ID，才能不發(fā)生錯(cuò)誤。若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)而不推遲第二條指令的執(zhí)行，可采取的措施是在訪存與執(zhí)行之間設(shè)置相關(guān)專用通路。)如果在一個(gè)CPU周期中要產(chǎn)生3個(gè)脈沖T=200ns，T=400ns，T=200ns，試畫出時(shí)序產(chǎn)生器邏123輯圖。正確答案：(正確答案：節(jié)拍脈沖T、T、T的寬度實(shí)際等于時(shí)鐘脈沖的周期或是它的倍數(shù)，此時(shí)TTOC\o"1-5"\h\z1 2 3 1=T=200ns，T=400ns，所以主脈沖源的頻率應(yīng)為f=1/T=5MHz，為了消除節(jié)拍脈沖上的毛刺，環(huán)2 3 1型脈沖發(fā)生器采用移位寄存器形式。下圖畫出了題目要求的邏輯電路圖和時(shí)序信號(hào)關(guān)系。根據(jù)關(guān)系，節(jié)拍脈沖T、T、T的邏輯表達(dá)式如下：T=CXC，T=C，T=C1 2 3 1 1 2 2 2 3 1今有4級(jí)流水線分別完成取值、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作，現(xiàn)假設(shè)完成各步操作的時(shí)間依次為100ns，100ns，80ns，50ns。請(qǐng)回答下列問題：(1)流水線的操作周期應(yīng)設(shè)計(jì)為多少?(2)若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第二條指令要推遲多少時(shí)間進(jìn)行?(3)如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需推遲多少時(shí)間?正確答案：(正確答案：(1)流水線的操作時(shí)鐘周期t正確答案：(正確答案：(1)流水線的操作時(shí)鐘周期t按四步操作中最長(zhǎng)時(shí)間來(lái)考慮，所以t=100ns。兩條指令發(fā)生數(shù)據(jù)相關(guān)沖突情況：ADDR，R，R；R+R-RSUBR，R，R；R2 3 1(2)DD指令在時(shí)鐘4時(shí)將結(jié)果寫入寄存器堆(R)，R-R兩條指令在流水線中執(zhí)行情況如下表所示。 5 4 1但SUB指令在時(shí)鐘3時(shí)讀寄存器堆(R)。本來(lái)ADD指令應(yīng)先寫入R，SUB指令后讀R，結(jié)果變成SUB111指令先讀R，ADD指令后寫R，因而發(fā)生兩條指令間的數(shù)據(jù)相關(guān)，如果硬件上不采取措施，第2條指11令SUB至少應(yīng)推遲2個(gè)操作時(shí)鐘周期(2X100ns)。(3)如果硬件上加以改進(jìn)(采取旁路技術(shù))，可推遲1個(gè)操作時(shí)鐘周期(100ns)。)23?現(xiàn)有一個(gè)三段的指令流水線，各段經(jīng)過時(shí)間依次為2^t，Ato請(qǐng)畫出該流水線連續(xù)處理三條不相關(guān)指令的時(shí)空?qǐng)D，并計(jì)算流水線的吞吐率、加速比和效率。TpTp=348X100%=37.5%加速比=(4x3)4-8=1.5效率E=(4X3)F(8X3)X100%=50%)24.比較硬布線控制和微程序控制的異同。正確答案：(正確答案：(1)硬布線控制與微程序控制器相同之