關(guān)于門電路及第組合邏輯電路的分析和設(shè)計1、概述

門電路是用以實現(xiàn)邏輯運算的電子電路，與已經(jīng)講過的邏輯運算相對應(yīng)。

常用的門電路在邏輯功能上有與門、或門、非門、與非門、或非門、與或非門、異或門等。正邏輯：高電平表示邏輯1、低電平表示邏輯0。負邏輯：高電平表示邏輯0、低電平表示邏輯1。獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)。第2頁,共59頁，星期六，2024年，5月2、獲得高低電平的方法及高電平和低電平的含義

第3頁,共59頁，星期六，2024年，5月高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。10高電平低電平01高電平低電平正邏輯體制負邏輯體制第4頁,共59頁，星期六，2024年，5月3、半導(dǎo)體二極管的開關(guān)特性Ui>0.5V時，二極管導(dǎo)通。Ui<0.5V時，二極管截止，iD=0。

IF

0.7

1iD(mA)

uD(V)伏安特性UBR0Ui<0.7V時，二極管截止，iD=0Ui>0.7V時，二極管導(dǎo)通第5頁,共59頁，星期六，2024年，5月ui＝0V時，二極管截止，如同開關(guān)斷開，uo＝0V。第6頁,共59頁，星期六，2024年，5月ui＝5V時，二極管導(dǎo)通，如同0.7V的電壓源，uo＝4.3V。第7頁,共59頁，星期六，2024年，5月2.1二極管與門Y=A·BABY二、基本邏輯門電路第8頁,共59頁，星期六，2024年，5月2.2二極管或門Y=A+B第9頁,共59頁，星期六，2024年，5月uI很小，使uBE＜

Uth時，三極管截止，iB≈0，三極管工作于截止?fàn)顟B(tài)，C、E之間不導(dǎo)通。三極管為什么能用作開關(guān)？

怎樣控制它的開和關(guān)？IC(sat)uCEUCE(sat)OiCMNT臨界飽和線

飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-2.3三極管非門第10頁,共59頁，星期六，2024年，5月三極管的開關(guān)作用及其條件

當(dāng)輸入

uI為高電平，使iB≥

IB(sat)時，三極管飽和。

uBE

UCE(sat)

0.3V

0，C、E間相當(dāng)于開關(guān)合上。

IC(sat)uCEUCE(sat)OiCMNT臨界飽和線

飽和區(qū)放大區(qū)截止區(qū)uI=UILuBE+-第11頁,共59頁，星期六，2024年，5月非門電路0110YA非邏輯真值表非門符號1AYUBCEIC0.3V三極管開關(guān)狀態(tài)表達式：飽和導(dǎo)通RC+UCCAY3V0RB第12頁,共59頁，星期六，2024年，5月

要求：理解TTL與非門的組成和工作原理。3、集成邏輯門

(Transistor-TransistorLogic

IntegratedCircuit,

TTL)TTL—晶體管-晶體管邏輯集成電路第13頁,共59頁，星期六，2024年，5月第14頁,共59頁，星期六，2024年，5月T1：多發(fā)射極晶體管，構(gòu)成與門電路3.1.1典型TTL與非門電路的結(jié)構(gòu)C1第15頁,共59頁，星期六，2024年，5月輸入級倒相級輸出級3.1.2、TTL反相器的電路結(jié)構(gòu)和工作原理第16頁,共59頁，星期六，2024年，5月1.輸入低電平（0.2V）時三個PN結(jié)導(dǎo)通需2.1V0.9V不足以讓T2、T5導(dǎo)通T2、T5截止第17頁,共59頁，星期六，2024年，5月1.輸入低電平（0.2V）時vovo=5－vR2－vbe4－vD2≈3.6V

輸出高電平第18頁,共59頁，星期六，2024年，5月2.輸入為高電平（3.4V）時電位被嵌在2.1V全導(dǎo)通vB1=VIH+VON=4.1V發(fā)射結(jié)反偏VT2C=Ube5+Uce2

1V截止T2、T5飽和導(dǎo)通第19頁,共59頁，星期六，2024年，5月2.輸入為高電平（3.4V）時vo=VCE5≈0.3V輸出低電平第20頁,共59頁，星期六，2024年，5月

輸入為高電平時，輸出為低電平。結(jié)論綜上所述,該電路實現(xiàn)了“非”邏輯功能,即

因此，輸入為低電平時，輸出為高電平。第21頁,共59頁，星期六，2024年，5月當(dāng)有兩個輸入端A、B時,推廣:當(dāng)有三個輸入端A、B、C時,第22頁,共59頁，星期六，2024年，5月3.1.3TTL反相器的主要參數(shù)傳輸延遲時間tviotvoo50%50%tpdHLtpdLH平均傳輸時間平均傳輸延遲時間tpd表征了門電路的開關(guān)速度。第23頁,共59頁，星期六，2024年，5月標(biāo)準(zhǔn)TTL門輸入／輸出邏輯電平：輸入邏輯低電平UIL為0～0.8V；輸入邏輯高電平UIH為2～5V；輸出邏輯低電平UOL為0～0.4V；輸出邏輯高電平UOH為2.4～5V。

第24頁,共59頁，星期六，2024年，5月0uO/VuI/V0.31.02.03.03.61.02.0ACDBUOHUOL電壓傳輸特性曲線標(biāo)準(zhǔn)高電平USH

當(dāng)uO≥

USH時，則認為輸出高電平，通常取USH=3V。標(biāo)準(zhǔn)低電平USL當(dāng)uO≤

USL時，則認為輸出低電平，通常取USL=0.3V。閾值電壓UTH轉(zhuǎn)折區(qū)中點對應(yīng)的輸入電壓，又稱門檻電平。USH=3VUSL=0.3VUOFFUONUTH第25頁,共59頁，星期六，2024年，5月3.2CMOS門電路1、MOS管的開關(guān)特性在CMOS集成電路中，以金屬－氧化物－半導(dǎo)體場效應(yīng)管（MOS管)作為開關(guān)器件。一、MOS管的結(jié)構(gòu)和工作原理PNNGSD金屬鋁兩個N區(qū)SiO2絕緣層P型襯底導(dǎo)電溝道第26頁,共59頁，星期六，2024年，5月第27頁,共59頁，星期六，2024年，5月vGS=0時PNNGSDvGSvDSiD=0D、S間相當(dāng)于兩個背靠背的PN結(jié)SDB

不論D、S間有無電壓，均無法導(dǎo)通，不能導(dǎo)電。第28頁,共59頁，星期六，2024年，5月PNNGSDVDSVGSvGS>0時vGS足夠大時（vGS>VGS(th)），形成電場G—B,把襯底中的電子吸引到上表面，除復(fù)合外，剩余的電子在上表面形成了N型層（反型層）為D、S間的導(dǎo)通提供了通道。VGS(th)稱為閾值電壓(開啟電壓）源極與襯底接在一起N溝道可以通過改變vGS的大小來控制iD的大小。第29頁,共59頁，星期六，2024年，5月當(dāng)vI=vGS<VGS(th)時，MOS管工作在截止區(qū)。D-S間相當(dāng)于斷開的開關(guān)，vO≈vDD.特點：

用途：做無觸點的、斷開狀態(tài)的電子開關(guān)。第30頁,共59頁，星期六，2024年，5月當(dāng)vI>VGS(th)且vI繼續(xù)升高時，MOS管工作在可變電阻區(qū)。MOS管導(dǎo)通內(nèi)阻RON很小，D-S間相當(dāng)于閉合的開關(guān),vO≈0。用途：做壓控線性電阻和無觸點的、閉合狀態(tài)的電子開關(guān)。特點:管壓降vDS

很小。第31頁,共59頁，星期六，2024年，5月MOS管的四種基本類型GSDN溝道耗盡型GSDN溝道增強型第32頁,共59頁，星期六，2024年，5月GSDP溝道增強型GSDP溝道耗盡型在數(shù)字電路中，多采用增強型。第33頁,共59頁，星期六，2024年，5月第34頁,共59頁，星期六，2024年，5月第35頁,共59頁，星期六，2024年，5月2、CMOS反相器工作原理PMOS管NMOS管CMOS電路VDDT1T2vIvO（1）電路結(jié)構(gòu)當(dāng)NMOS管和PMOS管成對出現(xiàn)在電路中，且二者在工作中互補，稱為CMOS管。第36頁,共59頁，星期六，2024年，5月

（a）結(jié)構(gòu)示意圖（b）電路圖CMOS反相器電路結(jié)構(gòu)SpGPDpDNGNSN第37頁,共59頁，星期六，2024年，5月AuIYuOVDDSGDDGSBVPVNBAuIYuOVDDSGDDGSBVPVNB構(gòu)成互補對稱結(jié)構(gòu)要求VDD>UGS(th)N+｜UGS(th)P｜且UGS(th)N=｜UGS(th)P｜增強型NMOS管開啟電壓AuIYuOVDDBVPVNBPMOS管襯底接最高電位.增強型PMOS管開啟電壓（2）CMOS非門的工作原理增強型NMOS管(驅(qū)動管)增強型PMOS管(負載管)NMOS管襯底接最低電位。SpGPDpDNGNSN第38頁,共59頁，星期六，2024年，5月VDDTPTNvIvOvI=0（低電平）截止vo=“１”導(dǎo)通SpGPDpDNGNSN第39頁,共59頁，星期六，2024年，5月vI=1(高電平VDD)VDDT1T2vIvO導(dǎo)通vo=“０”截止靜態(tài)下，無論vI是高電平還是低電平，T1、T2總有一個截止，因此CMOS反相器的靜態(tài)功耗極小。SpGPDpDNGNSN第40頁,共59頁，星期六，2024年，5月①C＝0、C’＝1，即C端為低電平（0V）、C’端為高電平（＋VDD）時，T1和T2都不具備開啟條件而截止。輸入和輸出之間相當(dāng)于開關(guān)斷開一樣，呈高阻態(tài)。3、CMOS傳輸門增強型PMOS管，開啟電壓為低電平增強型NMOS管，開啟電壓為高電平GGDDSS第41頁,共59頁，星期六，2024年，5月②C＝1、C’＝0，即C端為高電平（＋VDD）、C’端為低電平（0V）時，T1和T2至少有一個導(dǎo)通，輸入和輸出之間相當(dāng)于開關(guān)接通一樣，呈低阻態(tài)，vo＝vi。GGDDSS第42頁,共59頁，星期六，2024年，5月雙向模擬開關(guān)思考：P1588-9第43頁,共59頁，星期六，2024年，5月4、集成門電路的封裝：

雙列直插式如：TTL門電路芯片（四2輸入與非門，型號74LS00

)14腳雙列直插外形管腳第44頁,共59頁，星期六，2024年，5月多余輸入端的處理接

VCC通過

1~10k

電阻接

VCC與有用輸入端并接TTL電路輸入端懸空時相當(dāng)于輸入高電平，與門和與非門等的多余輸入端可懸空，但使用中多余輸入端一般不懸空，以防止干擾。第45頁,共59頁，星期六，2024年，5月或門和或非門的多余輸入端接邏輯

0,或者與有用輸入端并接思考：P1588-10第46頁,共59頁，星期六，2024年，5月1、概述2、組合邏輯電路的分析方法3、組合邏輯電路的設(shè)計方法第8章第3節(jié)

第3、4點

組合邏輯電路的分析和設(shè)計方法第47頁,共59頁，星期六，2024年，5月1、組合邏輯電路的特點與描述方法組合邏輯電路的邏輯功能特點：

沒有存儲和記憶作用。

組合電路的組成特點：

由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達式、真值表和邏輯圖等。第48頁,共59頁，星期六，2024年，5月組合邏輯電路的框圖

組合邏輯電路在電路結(jié)構(gòu)上不包含存儲單元，僅僅是由各種門電路組成，第49頁,共59頁，星期六，2024年，5月2、組合邏輯電路的分析方法組合邏輯電路圖寫出邏輯表達式分析方法步驟：化簡說明功能列真值表已知邏輯電路說明邏輯功能分析目標(biāo)：第50頁,共59頁，星期六，2024年，5月邏輯圖邏輯表達式11最簡表達式22從輸入到輸出逐級寫出化簡第51頁,共59頁，星期六，2024年，5月最簡與或表達式3真值表34電路的邏輯功能

當(dāng)輸入A、B、C中有2個或3個為1時，輸出Y為1，否則輸出Y為0。

所以這個電路實際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。400010111第52頁,共59頁，星期六，2024年，5月P1588-17第53頁,共59頁，星期六，2024年，5月3、組合邏輯電路的基本設(shè)計方法設(shè)計思路：基本步驟：分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。分析設(shè)計要求→列出真值表→求最簡輸出邏輯式→畫邏輯圖→工藝設(shè)計。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。第54頁,共59頁，星期六，2024年，5月組合邏輯電路設(shè)計舉例[例]設(shè)計一個A、B、C三人表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實現(xiàn)。解：(1)分析設(shè)計要求，列出真值表設(shè)A、B、C

同意提案時取值為1，不同意時取值為0；Y表示表決結(jié)果，提案通過則取值為1，否則取值為0