第4章集成電路設計與制造工藝概述概要介紹主要設計和基本工藝硅晶圓與晶圓片一、集成電路設計按設計途徑分：正向設計、反向設計按設計內容分：邏輯設計、電路設計工藝設計、版圖設計主要分類指由電路指標、功能出發(fā)，最后由由電路進行版圖設計正向設計仿制原產品，確定工藝參數，推出更先進的產品。反向設計根據設計途徑不同分類正向設計的設計流程為：根據功能要求畫出系統框圖，劃分成子系統(功能塊)進行邏輯設計，由邏輯圖或功能塊功能要求進行電路設計，由電路圖設計版圖，根據電路及現有工藝條件，經模擬驗證再繪制總圖工藝設計（如原材料選擇，設計工藝參數、工藝方案，確定工藝條件、工藝流程）。如有成熟的工藝，就根據電路的性能要求選擇合適的工藝加以修改、補充或組合。這里所說的工藝條件包含源的種類、溫度、時間、流量、注入劑量和能量、工藝參數及檢測手段等內容。反向設計（也稱逆向設計）的設計流程為：第一步，提取橫向尺寸。主要內容：打開封裝放大、照相提取復合版圖，拼復合版圖提取電路圖、器件尺寸和設計規(guī)則電路模擬、驗證所提取的電路畫版圖。第二步，提取縱向尺寸。用掃描電鏡等提取氧化層厚度、金屬膜厚度、多晶硅厚度、結深、基區(qū)寬度等縱向尺寸和縱向雜質分布。第三步，測試產品的電學參數。電學參數包括開啟電壓、薄膜電阻、放大倍數、特征頻率等。逆向設計在提取縱向尺寸和測試產品的電學參數的基礎上確定工藝參數，制訂工藝條件和工藝流程。根據設計內容不同分類04020103邏輯設計電路設計工藝設計版圖設計電路設計抽象級別結構級系統級晶體管級器件物理級9前端設計后端設計集成電路設計流程設計目標芯片系統級設計電路原理圖設計行為級/寄存器級/門級/晶體管級電路設計與仿真劃分功能模塊，系統級仿真功能與性能指標電路版圖設計后仿真布局布線，規(guī)則驗證寄生參數測試模擬集成電路設計數字集成電路設計10模擬集成電路設計模擬電路設計晶體管級原理圖設計SPICE仿真按照規(guī)格要求，選用已用于工業(yè)的成熟模塊，略微修改、組合成滿足規(guī)格要求的電路。布局布線(Layout)物理規(guī)則驗證(DRC:DesignRuleCheck)與電路圖一致性驗證(LVS:Layoutvs.Schematic)寄生參數提取(PE:ParasiticalExtraction)后仿真GDSII文件CMOS、雙極(Bipolar)、Bi-CMOS11數字集成電路設計流程數字電路設計Verilog/VHDL進行行為級功能設計行為級功能仿真綜合(Synthesis)門級verilog仿真布局布線(LAYOUT)物理規(guī)則驗證(DRC:DesignRuleCheck)與電路圖一致性驗證(LVS:Layoutvs.Schematic)GDSII文件CMOS

(ComplementaryMetalOxideSemiconductor)12集成電路設計EDA工具介紹EDA—ElectronicDesignAutomation--電子設計自動化。集成度提高，設計的復雜度越來越高。提高設計效率，減少設計周期。工作平臺公司、高校：工作站，Unix、Linux操作系統；高校、個人學習：PC機，Linux操作系統；極少使用Windows操作系統。Unix,Linux操作系統：開放、安全、穩(wěn)定、可靠、免費使用。13工作站平臺上的主流EDA軟件CadenceEDA軟件數字系統模擬工具Verilog-XL；電路圖設計工具Composer；電路模擬工具AnalogArtist；射頻模擬工具SpectreRF；版圖編輯器VirtuosoLayout；布局布線工具Preview；版圖驗證工具Dracula等14SynopsysEDA軟件以它的綜合工具而稱著。綜合平臺DCUltra布局布線系統Apollo-II三維全芯片參數提取Star-RCXT層次化物理驗證Hercules門級靜態(tài)時序分析PrimeTime高質量的IP庫DesignWareLibrary自動測試向量生成TetraMAXATPG。。。。。。。。。15MentorgraphicsEDA軟件具有EDA全線產品，包括：仿真工具Eldo、ModelSim等;

驗證工具Calibre

系列；IC設計工具icstudio；FPGA設計系統;IC測試軟件FastScan

、DFT、DFM等;PCB設計系統16ZeniEDA軟件

九天（Zeni）系統是熊貓（Panda）系統的改進版，由我國在80年代后期自主開發(fā)，面向全定制和半定制大規(guī)模集成電路設計的EDA工具軟件。覆蓋了集成電路設計的主要過程，包括：基于語言的和基于圖形的設計輸入，各個級別的設計正確性的模擬驗證（ZeniVDE）；交互式的物理版圖設計（ZeniPDT）；版圖正確性驗以及CAD數據庫（ZeniVERI）。17SilvacoEDA軟件工藝計算機輔助設計(TCAD);基于PDK(制造驗證工藝設計工具

)的定制ICCAD設計工藝仿真和器件仿真；SPICE模型的生成和開發(fā)；互連寄生參數的極其精確的描述；基于物理的可靠性建模以及傳統的CAD。18MentorGraphics的特色從市場占有來看，Cadence的強項產品為IC版圖設計和服務，Synopsys的強項產品為邏輯綜合,MentorGraphics的強項產品為PCB設計和深亞微米IC設計驗證和測試等。Mentor的網站：

19版圖與制版

設計與工藝制造之間的接口是版圖。版圖是一組相互套合的圖形，各層版圖相應于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關。制版的目的就是產生一套分層的版圖掩模，為將來進行圖形轉移，即將設計的版圖轉移到硅片上去做準備。版圖與棍圖圖4.6.1棍圖與版圖的關系（a）電路圖（b）一種棍圖（c）另一種棍圖NMOS晶體管版圖N阱工藝CMOS反相器版圖版圖設計規(guī)則在版圖設計中，要遵守版圖設計規(guī)則。所謂版圖設計規(guī)則，是指為了保證電路的功能和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開孔、線條間的最小間距、最小套刻間距等。設計規(guī)則是集成電路設計與制造的橋梁。如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，就是設計規(guī)則描述的內容。這些規(guī)定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現的。

設計規(guī)則本身并不代表光刻、化學腐蝕、對準容差的極限尺寸，它所代表的是容差的要求。考慮器件在正常工作的條件下，根據實際工藝水平(包括光刻特性、刻蝕能力、對準容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應的出現。設計要求

設計與驗證平臺：MentorGraphics的集成電路設計與驗證系列軟件。工藝：采用mentor自帶的0.13μm工藝庫，p襯底n阱。26版圖設計實例設計目標（1）設計一個帶兩級輸出緩沖器的時鐘發(fā)生器（單元名稱：clkgenbuf）。

兩級緩沖器由兩個倒相器串聯而成，要求第一級倒相器的pmos寬長比為10:1，nmos為5:1，第二級倒相器的nmos寬長比為20:1，nmos為10:1。buffinv1inv227設計目標（1）時鐘發(fā)生器clkgen由一個兩輸入與非門和四級倒相器串聯而成。該電路中的pmos寬長比為10:1，nmos為5:1。最后一級倒相器的輸出反饋到與非門的一個輸入，與非門的另一輸入為外部觸發(fā)信號trigger。triggerclkgeninv1inv1inv1inv1nand228將兩級緩沖器接到時鐘發(fā)生器的輸出端則構成帶兩級輸出緩沖器的時鐘發(fā)生器。triggerbuffclkgenclkgenbuf原理圖Outinv1inv2inv1inv1inv1inv1nand2思考：如果希望增大本設計中的輸出信號的周期，可以如何修改電路？29303132設計目標（2）

設計一款只讀存儲器芯片（ROM），它能夠存儲16個字節(jié)，每個字節(jié)8位。選項一：這個ROM可以作為查找表，實現Y=A3×B2，其中，A、B為0~3的整數（兩位二進制數）。則此ROM存儲的內容為：33位7位6位5位4位3位2位1位0字000111001字110011100字201011000字310001100字401010010字500000000字600110101字710110000字810000101字901101100字1011001000字1110100100字1210010000字1301001010字1401110110字1511111111選項二：存儲的內容：34ROM儲存陣列譯碼器輸出緩沖譯碼器存儲陣列35譯碼器波形版圖36設計目標（3）

設計一個運算放大器，采用0.35um，p型襯底，n阱的CMOS工藝。要求pmos寬長比為40:1，nmos為20:2。3738二、集成電路制造基本工藝指在晶圓表面形成薄膜的加工工藝。這些薄膜可以是絕緣體、半導體或導體。它們由不同材料組成，是使用多種工藝生產或淀積的。摻雜就是用人為的方法，將所需要的雜質，以一定的方式摻入到半導體基片規(guī)定的區(qū)域內，并達到規(guī)定的數量和符合要求的分布。集成電路中的光刻是把掩模版上的圖形轉換到硅片表面上的一種工藝。熱處理是簡單地將晶圓加熱和冷卻來達到特定結果的工藝過程。熱處理過程中晶圓上沒有增加或減去任何物質，另外，會有一些污染物和水汽從晶圓上蒸發(fā)。薄膜制備光刻摻雜熱處理1.薄膜制備在半導體器件中廣泛使用各種薄膜，例如：作為器件工作區(qū)的外延薄膜；實現定域工藝的掩蔽膜；起表面保護、鈍化和隔離作用的絕緣介質薄膜；作為電極引線和柵電極的金屬及多晶硅薄膜等。1.薄膜制備制作薄膜的材料很多：半導體材料如硅和砷化鎵；金屬材料有金和鋁；無機絕緣材料二氧化硅、磷硅玻璃、氮化硅、三氧化二鋁；半絕緣材料多晶硅和非晶硅等。此外，還有目前已用于生產并有著廣泛前途的聚酰亞胺類有機絕緣樹脂材料等。制備這些薄膜的方法很多，概括起來可分為間接生長（如氣相外延、熱氧化和化學氣相淀積）和直接生長（如真空蒸發(fā)、濺射和涂敷等）兩類。金屬化工藝

金屬化工藝主要是完成電極、焊盤和互連線的制備。用于金屬化工藝的材料有金屬鋁、鋁-硅合金、鋁-銅合金，重摻雜多晶硅和難熔金屬硅化物等。金屬化工藝是一種物理氣相淀積，需要在高真空系統中進行，常用的方法有真空蒸發(fā)法和濺射法。（a）淀積一層金屬鋁（b）刻蝕不需要的鋁金屬化工藝氧化工藝

氧化工藝就是制備二氧化硅（SiO2）層。二氧化硅是一種十分理想的電絕緣材料，它的化學性質非常穩(wěn)定，室溫下它只與氫氟酸發(fā)生化學反應。它在集成電路加工工藝中有許多作用，（1）在MOS電路中作為MOS器件的絕緣柵介質，是MOS器件的組成部分；（2）擴散時的掩蔽層，離子注入的阻擋層（有時與光刻膠、Si3N4層一起使用）；（3）作為集成電路的隔離介質材料；（4）作為電容器的絕緣介質材料；（5）作為多層金屬互連層之間的介質材料；（6）作為對器件和電路進行鈍化的鈍化層材料。氧化工藝有熱氧化法、化學氣相淀積法、熱分解淀積法和濺射法。2.光刻與刻蝕（圖形轉換）（a）曝光（b）顯影（c）腐蝕（d)去膠3.摻雜

將需要的雜質摻入特定的半導體區(qū)以達到改變半導體電學性質，形成PN結、電阻、歐姆接觸等。摻雜工藝分擴散和離子注入兩種。1、擴散擴散摻雜就是利用原子在高溫下的擴散運動，使雜質原子從濃度很高的雜質源向硅中擴散并形成一定的分布，所以也稱為擴散摻雜。一般施主雜質元素有磷（P）