第4章常用EDA工具軟件操作指南4.1常用EDA工具軟件安裝指南4.2常用EDA工具軟件操作用例4.3AlteraQuartusⅡ操作指南4.4XilinxISEDesignSuite操作指南4.5LatticeispLEVEL操作指南4.6SynplicitySynplifyPRO操作指南4.7MentorGraphicsModelSim操作指南4.1常用EDA工具軟件安裝指南

1．硬件配置的選擇

EDA軟件隨著功能越來(lái)越多，性能越來(lái)越好，相應(yīng)地對(duì)計(jì)算機(jī)硬件配置的要求也越來(lái)越高，包括硬盤(pán)容量、內(nèi)存容量、顯示器、通信接口、操作系統(tǒng)等。如果安裝軟件的計(jì)算機(jī)硬件配置低于軟件安裝與運(yùn)行的最低要求，就會(huì)使系統(tǒng)無(wú)法完成安裝或無(wú)法正常運(yùn)行。因此在安裝計(jì)算機(jī)軟件前，先要閱讀有關(guān)說(shuō)明，應(yīng)滿(mǎn)足系統(tǒng)安裝與運(yùn)行的最低配置要求。雖然現(xiàn)在計(jì)算機(jī)有包括USB接口在內(nèi)的很多通信接口方式，但是很多EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)仍然需要計(jì)算機(jī)的并行打印機(jī)接口進(jìn)行編程下載。因此為了自己使用方便，購(gòu)買(mǎi)計(jì)算機(jī)時(shí)選擇含并行打印機(jī)接口的主板是必需的。

2．按說(shuō)明進(jìn)行安裝有關(guān)EDA軟件的安裝方法一般放在readme文件中。根據(jù)說(shuō)明運(yùn)行安裝程序，并依照提示進(jìn)行安裝過(guò)程中的各種選擇，最后完成軟件程序的安裝。

3．授權(quán)文件的準(zhǔn)備

EDA軟件的授權(quán)，除了使用傳統(tǒng)的軟件序列號(hào)進(jìn)行授權(quán)外，更多的是采用授權(quán)文件的形式進(jìn)行合法使用，因此購(gòu)買(mǎi)EDA軟件時(shí)請(qǐng)索取授權(quán)文件，或通過(guò)網(wǎng)絡(luò)獲取授權(quán)。對(duì)于EDA軟件的網(wǎng)絡(luò)版或浮動(dòng)授權(quán)，必須根據(jù)需要修改授權(quán)文件中的有關(guān)參數(shù)。例如安裝QuartusⅡ網(wǎng)絡(luò)版時(shí)，需要先進(jìn)行網(wǎng)絡(luò)版授權(quán)文件的修改，修改方法就是將license.dat以文本方式打開(kāi)，再把文件中的【HOSTID=xxxxxxxxxxxx】主機(jī)網(wǎng)卡物理地址使用替換的方式替換為自己網(wǎng)卡的物理地址(如00E04C1EA996)，替換完畢將license.dat重新存盤(pán)。網(wǎng)卡物理地址的查找方法：【程序】→【附件】→【C：\命令提示符】→【X：\IPconfig/all↙】。圖4.1是網(wǎng)卡物理地址獲取示意圖。(a)進(jìn)入DOS操作狀態(tài)(b)網(wǎng)卡物理地址獲取操作及結(jié)果圖4.1網(wǎng)卡物理地址獲取示意圖

4．軟件授權(quán)的設(shè)置軟件授權(quán)的設(shè)置就是根據(jù)系統(tǒng)的要求選擇授權(quán)方式及設(shè)定授權(quán)文件。授權(quán)方式一般有評(píng)估授權(quán)、固定授權(quán)和浮動(dòng)授權(quán)三種。軟件安裝好后，運(yùn)行軟件，根據(jù)提示進(jìn)行授權(quán)設(shè)置，或選擇授權(quán)的子菜單項(xiàng)進(jìn)行授權(quán)設(shè)置。圖4.2是QuartusⅡ安裝時(shí)選擇授權(quán)類(lèi)型的示意圖；圖4.3是QuartusⅡ安裝時(shí)設(shè)置授權(quán)文件的示意圖。圖4.2Quartus?Ⅱ安裝時(shí)選擇授權(quán)類(lèi)型示意圖圖4.3Quartus?Ⅱ安裝時(shí)設(shè)置授權(quán)文件示意圖

5．環(huán)境變量的設(shè)置有的EDA軟件安裝好后必須設(shè)置環(huán)境變量才能正常使用。同時(shí)安裝有多個(gè)EDA軟件，必須修改環(huán)境變量才能正常使用。因此安裝好EDA軟件后，需要設(shè)置或修改環(huán)境變量。環(huán)境變量的設(shè)置/修改方法是：首先選中【我的電腦】，用鼠標(biāo)右點(diǎn)后選中【屬性】，在【屬性】設(shè)置框中選擇【高級(jí)】屬性；接著在彈出的高級(jí)屬性設(shè)置框中點(diǎn)擊【環(huán)境變量】設(shè)置項(xiàng)，在彈出的【環(huán)境變量】設(shè)置框中選擇新建環(huán)境變量或編輯【環(huán)境變量】；最后輸入變量名、變量值。若系統(tǒng)需設(shè)置多個(gè)授權(quán)文件，則編輯系統(tǒng)變量值時(shí)應(yīng)用“；”分隔各個(gè)授權(quán)文件。圖4.4是設(shè)置環(huán)境變量的操作示意圖。

6．驅(qū)動(dòng)程序的安裝有的EDA軟件，在安裝時(shí)就把有關(guān)硬件的驅(qū)動(dòng)程序一起安裝了，但是有的EDA軟件安裝好后還要單獨(dú)進(jìn)行有關(guān)硬件驅(qū)動(dòng)程序的安裝。驅(qū)動(dòng)程序安裝好后，還要運(yùn)行EDA軟件進(jìn)行有關(guān)硬件的設(shè)置，之后硬件才能真正使用。圖4.4設(shè)置環(huán)境變量操作示意圖4.2常用EDA工具軟件操作用例4.2.14位十進(jìn)制計(jì)數(shù)器電路

【例4.1】用VHDL設(shè)計(jì)一個(gè)計(jì)數(shù)范圍為0～9999的4位十進(jìn)制計(jì)數(shù)器電路CNT9999。為了簡(jiǎn)化設(shè)計(jì)并便于顯示，該計(jì)數(shù)器分為兩個(gè)層次，底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10，再由這四個(gè)模塊按照?qǐng)D4.5所示的原理圖構(gòu)成頂層電路CNT9999。其中，底層和頂層電路均采用VHDL文本輸入。圖4.5CNT9999電路原理圖有關(guān)VHDL程序如下：

(1)CNT10的VHDL源程序。

--CNT10.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10IS

PORT(CLK:INSTD_LOGIC;

CLR:INSTD_LOGIC;

ENA:INSTD_LOGIC;

CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

CO:OUTSTD_LOGIC);

ENDENTITYCNT10;

ARCHITECTUREARTOFCNT10IS

SIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);

BEGIN

PROCESS(CLK,CLR,ENA)IS

BEGIN

IFCLR='1'THENCQI<="0000";

ELSIFCLK'EVENTANDCLK='1'THEN

IFENA='1'THEN

IFCQI="1001"THEN

CQI<="0000";

ELSE

CQI<=CQI+'1';

ENDIF;

ENDIF;

ENDIF;

ENDPROCESS;

PROCESS(CLK,CQI)IS

BEGIN

IFCLK'EVENTANDCLK='1'THEN

IFCQI<"1001"THEN

CO<='0';

ELSE

CO<='1';

ENDIF;

ENDIF;

ENDPROCESS;

CQ<=CQI;

ENDARCHITECTUREART;

(2)?CNT9999的VHDL源程序。

--CNT9999.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYCNT9999IS

PORT(CLR:INSTD_LOGIC;

CLK:INSTD_LOGIC;

ENA:INSTD_LOGIC;

DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));

ENDENTITYCNT9999;

ARCHITECTUREARTOFCNT9999IS

COMPONENTCNT10IS

PORT(CLK,CLR,ENA:INSTD_LOGIC;

CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

CO:OUTSTD_LOGIC);

ENDCOMPONENTCNT10;

SIGNALS0,S1,S2,S3:STD_LOGIC;

BEGIN

U0:CNT10PORTMAP(CLK,CLR,ENA,DOUT(3DOWNTO0),S0);

U1:CNT10PORTMAP(S0,CLR,ENA,DOUT(7DOWNTO4),S1);

U2:CNT10PORTMAP(S1,CLR,ENA,DOUT(11DOWNTO8),S2);

U3:CNT10PORTMAP(S2,CLR,ENA,DOUT(15DOWNTO12),S3);

ENDARCHITECTUREART;4.2.2計(jì)數(shù)動(dòng)態(tài)掃描顯示電路

【例4.2】用VHDL設(shè)計(jì)一個(gè)計(jì)數(shù)范圍為0～9999的計(jì)數(shù)器，并將計(jì)數(shù)結(jié)果使用動(dòng)態(tài)掃描的方式進(jìn)行顯示。為了簡(jiǎn)化設(shè)計(jì)并便于顯示，該計(jì)數(shù)動(dòng)態(tài)掃描顯示電路分為兩個(gè)層次，底層電路包括四個(gè)十進(jìn)制計(jì)數(shù)器模塊CNT10、動(dòng)態(tài)顯示控制信號(hào)產(chǎn)生模塊CTRLS、數(shù)據(jù)動(dòng)態(tài)顯示控制模塊DISPLAY等六個(gè)模塊，再由這六個(gè)模塊按照?qǐng)D4.6所示的原理圖構(gòu)成頂層電路DTCNT9999。圖4.60～9999計(jì)數(shù)動(dòng)態(tài)顯示電路原理圖其中，底層的六個(gè)模塊用VHDL文本輸入，頂層的電路系統(tǒng)則采用原理圖輸入。DTCNT9999中的CLK1是計(jì)數(shù)時(shí)鐘信號(hào)；CLK2是動(dòng)態(tài)掃描控制時(shí)鐘信號(hào)，要求在24?Hz以上；CLR為清零信號(hào)；ENA為計(jì)數(shù)時(shí)鐘信號(hào)；COM為數(shù)碼管公共端控制信號(hào)；SEG為數(shù)碼管的顯示驅(qū)動(dòng)端，分別接a～g。十進(jìn)制計(jì)數(shù)器模塊CNT10的VHDL程序見(jiàn)例題4.1，其余兩個(gè)模塊的VHDL程序如下：

(1)?CTRLS的VHDL源程序。

--CTRLS.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCTRLSIS

PORT(CLK:INSTD_LOGIC;

SEL:OUTSTD_LOGIC_VECTOR(2DOWNTO0));

ENDENTITYCTRLS;

ARCHITECTUREARTOFCTRLSIS

SIGNALCNT:STD_LOGIC_VECTOR(2DOWNTO0);

BEGIN

PROCESS(CLK)IS

BEGIN

IFCLK'EVENTANDCLK='1'THEN

IFCNT="111"THEN

CNT<="000";

ELSE

CNT<=CNT+'1';

ENDIF;

ENDIF;

ENDPROCESS;

SEL<=CNT;

ENDARCHITECTUREART;

(2)?DISPLAY的VHDL源程序。

--DISPLAY.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYDISPLAYIS

PORT(SEL:INSTD_LOGIC_VECTOR(2DOWNTO0);

DATAIN:INSTD_LOGIC_VECTOR(15DOWNTO0);

COM:OUTSTD_LOGIC_VECTOR(7DOWNTO0);

--LEDW:OUTSTD_LOGIC_VECTOR(2DOWNTO0);

SEG:OUTSTD_LOGIC_VECTOR(7DOWNTO0));

WHEN"110"=>COM<="10111111";

WHEN"111"=>COM<="01111111";

WHENOTHERS=>COM<="11111111";

ENDCASE;

ENDPROCESSP1;

--LEDW<=SEL;

P2:PROCESS(SEL)

BEGIN

CASESELIS

WHEN"000"=>DATA<=DATAIN(3DOWNTO0);

WHEN"001"=>DATA<=DATAIN(7DOWNTO4);

WHEN"010"=>DATA<=DATAIN(11DOWNTO8);

WHEN"011"=>DATA<=DATAIN(15DOWNTO12);

WHENOTHERS=>DATA<="0000";

ENDCASE;

CASEDATAIS

WHEN"0000"=>SEG<="00111111"; --3FH

WHEN"0001"=>SEG<="00000110"; --06H

WHEN"0010"=>SEG<="01011011"; --5BH

WHEN"0011"=>SEG<="01001111"; --4FH

WHEN"0100"=>SEG<="01100110"; --66H

WHEN"0101"=>SEG<="01101101"; --6DH

WHEN"0110"=>SEG<="01111101"; --7DH

WHEN"0111"=>SEG<="00000111"; --07H

WHEN"1000"=>SEG<="01111111"; --7FH

WHEN"1001"=>SEG<="01101111"; --6FH

WHENOTHERS=>SEG<="00000000"; --00H

ENDCASE;

ENDPROCESSP2;

ENDARCHITECTUREART;

4.2.3EDA仿真測(cè)試模型及程序

1．EDA仿真測(cè)試模型使用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)仿真測(cè)試的模型如圖4.7所示。仿真的基本步驟如下：

(1)分析系統(tǒng)設(shè)計(jì)要求和設(shè)計(jì)思想，弄懂系統(tǒng)的工作原理/工作流程。

(2)了解各種輸入信號(hào)及要求，設(shè)置各種輸入激勵(lì)信號(hào)：各輸入信號(hào)本身的要求，相互之間的要求(如輸入的先后、時(shí)間間隔的大小、上升沿/下降沿等)；各種輸入信號(hào)的設(shè)置

(有兩種，分別為仿真波形直接設(shè)置和測(cè)試程序文本設(shè)置)；測(cè)試用例應(yīng)盡可能覆蓋整個(gè)系統(tǒng)的各種可能情況。

(3)估計(jì)各種輸出的期望值：對(duì)應(yīng)各種可能的輸入，估計(jì)其輸出期望值。

(4)進(jìn)行實(shí)際仿真及結(jié)果分析：執(zhí)行仿真操作，進(jìn)行實(shí)際仿真，并將仿真結(jié)果與期望值進(jìn)行比較與分析。

(5)仿真改進(jìn)與完善：若仿真結(jié)果與期望值不一致，則查找原因，進(jìn)行程序和仿真設(shè)置值修改，直到完全達(dá)到要求為止。圖4.7EDA仿真測(cè)試模型

2．EDA仿真測(cè)試程序

EDA仿真測(cè)試程序就是通過(guò)以文本編程的方式給被測(cè)試的設(shè)計(jì)實(shí)體提供輸入信號(hào)，一般包括兩個(gè)部分：①根據(jù)測(cè)試的各種要求給輸入信號(hào)進(jìn)行賦值；②通過(guò)元件例化語(yǔ)句建立與測(cè)試平臺(tái)內(nèi)輸入信號(hào)和輸出信號(hào)的映射關(guān)系。下面給出例4.1中CNT10和CNT9999的VHDL仿真測(cè)試程序。

【例4.3】0～9999的4位十進(jìn)制計(jì)數(shù)器電路的VHDL仿真測(cè)試程序。

(1)?CNT10的仿真測(cè)試程序。

--CNT10_TB.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT10_TBIS

ENDENTITYCNT10_TB;

ARCHITECTUREARTOFCNT10_TBIS

COMPONENTCNT10IS

PORT(CLK:INSTD_LOGIC;

CLR:INSTD_LOGIC;

ENA:INSTD_LOGIC;

CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);

CO:OUTSTD_LOGIC);

ENDCOMPONENTCNT10;

--INPUTSIGNALS

SIGNALCLK:STD_LOGIC;

SIGNALCLR:STD_LOGIC;

SIGNALENA:STD_LOGIC;

--OUTPUTSIGNALS

SIGNALCQ:STD_LOGIC_VECTOR(3DOWNTO0);

SIGNALCO:STD_LOGIC;

BEGIN

UUT:CNT10PORTMAP(CLK=>CLK,CLR=>CLR,ENA=>ENA,CQ=>CQ,CO=>CO);

PROCESS

BEGIN

CLK<='0';

LOOPCLK<='1','0'AFTER5NS;WAITFOR10NS;ENDLOOP;

ENDPROCESS;

CLR<='1','0'AFTER20NS,'1'AFTER1000NS;

ENA<='0','1'AFTER40NS,'0'AFTER1000NS;

ENDARCHITECTUREART;

(2)?CNT9999的仿真測(cè)試程序。

--CNT9999_TB.VHD

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT9999_TBIS

ENDENTITYCNT9999_TB;

ARCHITECTUREARTOFCNT9999_TBIS

COMPONENTCNT9999IS

PORT(CLK:INSTD_LOGIC;

CLR:INSTD_LOGIC;

ENA:INSTD_LOGIC;

DOUT:OUTSTD_LOGIC_VECTOR(15DOWNTO0));

ENDCOMPONENTCNT9999;

--INPUTSIGNALS

SIGNALCLK:STD_LOGIC;

SIGNALCLR:STD_LOGIC;

SIGNALENA:STD_LOGIC;

--OUTPUTSIGNALS

SIGNALDOUT:STD_LOGIC_VECTOR(15DOWNTO0);

BEGIN

UUT1:CNT9999PORTMAP(CLK=>CLK,CLR=>CLR,ENA=>ENA,DOUT=>DOUT);

PROCESS

BEGIN

CLK<='0';

LOOPCLK<='1','0'AFTER5NS;WAITFOR10NS;ENDLOOP;

ENDPROCESS;

CLR<='1','0'AFTER20NS,'1'AFTER1600NS;

ENA<='0','1'AFTER40NS,'0'AFTER1600NS;

ENDARCHITECTUREART;4.3AlteraQuartusⅡ操作指南4.3.1Quartus?Ⅱ的初步認(rèn)識(shí)

1．Quartus?Ⅱ的主界面介紹

Quartus?Ⅱ8.0的主菜單包括：【File】菜單，主要功能是新建、打開(kāi)和保存一個(gè)工程或資源文件；【Edit】菜單，主要包含了一些與文本編輯相關(guān)的功能選項(xiàng)；【View】菜單，主要功能是隱藏或顯示工程管理器、管腳查找器等操作視圖；【Project】菜單，主要功能是進(jìn)行工程的一些操作；【Assignment】菜單，主要功能是對(duì)工程進(jìn)行相關(guān)設(shè)置操作；【Processing】菜單，包含了對(duì)工程的一些操作命令或子菜單項(xiàng)；【Tools】菜單，包含了進(jìn)行設(shè)計(jì)的一些操作工具；【W(wǎng)indow】菜單，主要功能是排列規(guī)劃窗口，使讀者容易閱讀和管理。圖4.8是Quartus?Ⅱ8.0的主界面及工程信息分布圖。圖4.8QuartusⅡ8.0的主界面及工程信息分布圖

2．文件及工程建立先執(zhí)行【File】→【New】命令，新建源程序，新建文件類(lèi)型的選擇界面如圖4.9所示。再執(zhí)行【File】→【NewProjectWizard】命令，如圖4.10所示，打開(kāi)新建工程向?qū)?，根?jù)提示進(jìn)行有關(guān)設(shè)置或選擇，創(chuàng)建一個(gè)新的工程，并要求工程名與頂層文件名一致。對(duì)于已經(jīng)建立的文件或工程，需要使用時(shí)打開(kāi)即可。圖4.9新建文件類(lèi)型的選擇界面圖4.10新建工程向?qū)Р僮?/p>

3．工程實(shí)現(xiàn)的設(shè)置工程實(shí)現(xiàn)設(shè)置主要包括指定目標(biāo)器件、編譯過(guò)程設(shè)置、EDA工具選擇、Analysis&Synthesis設(shè)置、Fitter(適配)設(shè)置、仿真設(shè)置等。工程設(shè)置既可在建立工程的過(guò)程中根據(jù)提示進(jìn)行設(shè)置，也可在建立工程的過(guò)程中跳過(guò)某些設(shè)置項(xiàng)，而在工程建立后對(duì)工程實(shí)現(xiàn)進(jìn)行設(shè)置或修改。圖4.11是在已建立工程的基礎(chǔ)上對(duì)工程實(shí)現(xiàn)設(shè)置的一個(gè)操作界面。圖4.11工程實(shí)現(xiàn)設(shè)置的一個(gè)操作界面

4．工程編譯及分析工程編譯及分析包括編譯方式選擇、啟動(dòng)編譯器和查看編譯結(jié)果。查看編譯結(jié)果包括查看邏輯適配資源報(bào)告、RTL視圖、時(shí)序分析結(jié)果等。圖4.12是工程編譯的形式的操作選擇圖。圖4.12工程編譯的形式的操作選擇圖

5．工程仿真及分析工程仿真及分析步驟為：①建立仿真波形文件或仿真測(cè)試文本程序；②設(shè)置仿真器；③運(yùn)行有關(guān)仿真器，以進(jìn)行仿真；④進(jìn)行仿真結(jié)果分析(包括查看仿真波形報(bào)告，分析仿真波形)。圖4.13是仿真操作選擇界面。圖4.13仿真操作選擇界面

6．芯片的管腳鎖定芯片的管腳鎖定就是將設(shè)計(jì)實(shí)體的管腳與目標(biāo)芯片特定的可輸入輸出管腳建立一一映射的過(guò)程。它包括兩個(gè)方面：一是需設(shè)定未用的管腳；二是根據(jù)需要進(jìn)行管腳的鎖定。圖4.14是管腳鎖定的操作界面。圖4.14管腳鎖定操作界面

7．編程下載及驗(yàn)證編程下載及驗(yàn)證步驟包括：①編程下載硬件準(zhǔn)備；②打開(kāi)編程器窗口；③建立被動(dòng)串行配置鏈；④器件編程下載。圖4.15是編程下載的操作界面。對(duì)于只含一個(gè)模塊的系統(tǒng)，其設(shè)計(jì)與測(cè)試過(guò)程可按上述步驟進(jìn)行，但對(duì)含有多個(gè)模塊多個(gè)層次的設(shè)計(jì)與測(cè)試，通常按照自底向上的方法進(jìn)行設(shè)計(jì)與測(cè)試，因此往往是2～5步交錯(cuò)在一起先進(jìn)行低層次各模塊的設(shè)計(jì)，待低層次各模塊的設(shè)計(jì)與測(cè)試完畢后，再按照2～7步進(jìn)行頂層模塊的設(shè)計(jì)與測(cè)試。圖4.15編程下載的操作界面4.3.2Quartus?Ⅱ的基本操作

【例4.4】使用QuartusⅡ設(shè)計(jì)和測(cè)試?yán)?.1中的CNT9999電路。

1．文件及工程建立首先為該設(shè)計(jì)(工程)建立一個(gè)目錄，如F:\EDA115\EDA115CX\4.3\CNT9999，然后運(yùn)行QuartusⅡ8.0，進(jìn)入QuartusⅡ8.0集成環(huán)境。

1)新建文件在QuartusⅡ8.0集成環(huán)境屏幕上方選擇“新建文件”按鈕，或選擇菜單【File】→【New】，出現(xiàn)如圖4.16所示的對(duì)話(huà)框，在框中選中【VHDLFile】，單擊【OK】按鈕，即選中了文本編輯方式。在出現(xiàn)的文本編輯窗口中輸入例4.1所示的CNT10.VHD源程序。圖4.16QuartusⅡ8.0新建文件類(lèi)型的選擇框輸入完畢后，選擇菜單【Flie】→【SaveAs】，即出現(xiàn)文件保存對(duì)話(huà)框。首先選擇存放本文件的目錄F:\EDA115\EDA115CX\4.3\CNT9999，然后在【文件名】框中輸入文件名CNT10，然后單擊【保存】按鈕，即把輸入的文件保存在指定的目錄中。圖4.17是新建的文件CNT10.VHD。根據(jù)同樣的方法輸入并保存CNT9999.VHD。圖4.17新建的文件CNT10.VHD

2)新建工程

QuartusⅡ?qū)⒚宽?xiàng)設(shè)計(jì)均看成是一個(gè)工程。由于本設(shè)計(jì)分為兩個(gè)層次，根據(jù)自底向上的設(shè)計(jì)與調(diào)試原則，因此需要先將底層的模塊設(shè)計(jì)分別建立各自的工程并將其調(diào)試好，最后才進(jìn)行頂層的電路系統(tǒng)的設(shè)計(jì)。下面以CNT9999模塊工程的建立為例來(lái)說(shuō)明工程建立方法。執(zhí)行【File】→【NewProjectWizard】命令，打開(kāi)新建工程向?qū)?見(jiàn)圖4.18)，將出現(xiàn)如圖4.19所示的對(duì)話(huà)框。圖4.18新建工程——操作子菜單圖4.19中最上面一欄指示工作目錄，可單擊最上面一欄右側(cè)的按鈕，找到相應(yīng)目錄下的文件(一般為頂層設(shè)計(jì)文件)。這里選擇CNT9999.VHD，將其打開(kāi)，圖中的第二欄為項(xiàng)目名稱(chēng)，可以為任何名字，推薦為頂層設(shè)計(jì)的文件名。第三欄為頂層設(shè)計(jì)的實(shí)體名。設(shè)置完后，可直接單擊【Finish】按鈕結(jié)束工程建立。若單擊【Next】按鈕，則接著會(huì)出現(xiàn)添加項(xiàng)目文件、器件選擇、EDA工具選擇等操作選擇提示框，可根據(jù)需要進(jìn)行有關(guān)設(shè)置。圖4.19新建工程——工程參數(shù)設(shè)置

3)將文件添加到對(duì)應(yīng)的工程執(zhí)行圖4.20所示的添加文件到工程操作子菜單，彈出如圖4.21所示的添加文件操作界面，最上面的一欄【FileName】用于加入設(shè)計(jì)文件，可單擊按鈕，找到相應(yīng)的目錄下的文件并加入。單擊【AddAll】按鈕，將設(shè)定目錄下的所有VHDL文件加入到此工程中。設(shè)置完成后，單擊【OK】按鈕即可。圖4.20添加文件到工程操作子菜單圖4.21添加文件操作界面

2．工程實(shí)現(xiàn)的設(shè)置在對(duì)工程進(jìn)行編譯前，需要進(jìn)行有關(guān)工程實(shí)現(xiàn)的設(shè)置。若工程編譯后對(duì)工程有關(guān)設(shè)置進(jìn)行了修改，需重新進(jìn)行編譯，有關(guān)修改設(shè)計(jì)才能真正有效。

1)目標(biāo)器件設(shè)置

(1)選擇目標(biāo)芯片。單擊【Assignments】菜單下的【Device】，打開(kāi)如圖4.22所示的對(duì)話(huà)框，先選擇目標(biāo)芯片系列，再選擇目標(biāo)芯片型號(hào)規(guī)格。首先在【Family】欄中選擇Cyclone?Ⅱ系列；然后在【Targetdevice】選項(xiàng)框中選擇【Specificdeviceselectedin'Availabledevices'list】,即選擇一個(gè)確定的目標(biāo)芯片。再在【Availabledevices】列表中選擇具體芯片EP2C8Q208C8N。圖4.22目標(biāo)芯片選擇

(2)選擇配置器件的工作方式。單擊圖4.22中的【Device&PinOptions…】按鈕，進(jìn)入如圖4.23所示的選擇窗口。首先選擇【General】項(xiàng)，在【Options】欄中選中【Auto-restartconfigurationaftererror】，使對(duì)FPGA配置失敗后能自動(dòng)重新配置，并加入JTAG用戶(hù)編碼。當(dāng)鼠標(biāo)選中相應(yīng)的項(xiàng)目時(shí)，下面的【Description】欄將有相應(yīng)的說(shuō)明。圖4.23選擇配置器件的工作方式

(3)選擇配置器件的編程方式。PC機(jī)對(duì)FPGA的在系統(tǒng)編程通常采用JTAG下載方式。如果應(yīng)用系統(tǒng)需要脫離PC機(jī)工作，則需要將配置數(shù)據(jù)存放在Flash中，通過(guò)主動(dòng)串行模式(ASMode)和被動(dòng)串行模式(PSMode)進(jìn)行配置。按照?qǐng)D4.24所示選擇合適的配置器件的編程方式。圖4.24選擇配置器件的編程方式

(4)選擇輸出設(shè)置。單擊圖4.24中的【ProgrammingFiles】欄，打開(kāi)【ProgrammingFiles】頁(yè)，選中【Hexadecimal(Intel-Format)outputFiles】，此時(shí)在生成下載文件的同時(shí)，產(chǎn)生二進(jìn)制配置文件*.hexout。此文件用于單片機(jī)與EPROM構(gòu)成的FPGA配置電路系統(tǒng)。

(5)選擇目標(biāo)芯片的閑置引腳的狀態(tài)。點(diǎn)擊圖4.24中的【UnusedPins】欄，出現(xiàn)如圖4.25所示的窗口。對(duì)設(shè)計(jì)中未用到的器件引腳，有三種處理方式：輸入引腳(呈高組態(tài))、輸出引腳(呈低電平)或輸出引腳(輸出不定狀態(tài))。為了避免未用到的引腳對(duì)應(yīng)用系統(tǒng)產(chǎn)生影響，甚至損壞芯片，通常情況下選擇第一項(xiàng)。圖4.25目標(biāo)芯片未用引腳的設(shè)置

2)編譯過(guò)程設(shè)置根據(jù)圖4.26所示的編譯過(guò)程設(shè)置選項(xiàng)進(jìn)行合適的選擇。圖4.26編譯過(guò)程設(shè)置

3)?EDA工具選擇根據(jù)圖4.27所示的EDA工具設(shè)置選項(xiàng)進(jìn)行合適的選擇。圖4.27EDA工具選擇圖4)?Analysis&Synthesis設(shè)置根據(jù)圖4.28所示的Analysis&Synthesis設(shè)置選項(xiàng)進(jìn)行合適的選擇。圖4.28Analysis&Synthesis設(shè)置

5)?Fitter(適配)設(shè)置根據(jù)圖4.29所示的Fitter設(shè)置選項(xiàng)進(jìn)行合適的選擇。圖4.29Fitter(適配)設(shè)置

6)仿真設(shè)置根據(jù)圖4.30所示的仿真設(shè)置選項(xiàng)進(jìn)行合適的選擇。圖4.30仿真設(shè)置

3．工程編譯及分析

QuartusⅡ的編譯器由一系列處理模塊構(gòu)成，這些模塊完成對(duì)設(shè)計(jì)項(xiàng)目的檢錯(cuò)、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編譯配置、時(shí)序分析等功能。在這個(gè)過(guò)程中將設(shè)計(jì)項(xiàng)目適配到FPGA/CPLD目標(biāo)器件中，同時(shí)產(chǎn)生各種輸出文件編譯報(bào)告，包括器件使用統(tǒng)計(jì)、編譯設(shè)置、RTL級(jí)電路顯示、期間資源利用率、狀態(tài)機(jī)的實(shí)現(xiàn)、方程式、延時(shí)分析結(jié)構(gòu)、CPU使用資源等。編譯器首先從工程設(shè)計(jì)文件間的層次結(jié)構(gòu)描述中提取信息，包括每個(gè)低層次文件中的錯(cuò)誤信息，供設(shè)計(jì)者排除。然后將這些層次構(gòu)建產(chǎn)生一個(gè)結(jié)構(gòu)化的、以網(wǎng)表文件表達(dá)的電路原理圖文件，并把各層次中所有的文件結(jié)合成一個(gè)數(shù)據(jù)包，以便更有效地處理。在編譯前，設(shè)計(jì)者可以通過(guò)各種不同的設(shè)置，指導(dǎo)編譯器使用各種不同的綜合和適配技術(shù)，以便提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器件的資源利用率。在編譯過(guò)程中及編譯完成后，可以從編譯報(bào)告窗口中獲得所有相關(guān)的詳細(xì)編譯結(jié)果，以利于設(shè)計(jì)者及時(shí)調(diào)整設(shè)計(jì)方案。

1)編譯操作的種類(lèi)對(duì)工程的編譯，可以選擇三種操作形式即全編譯形式、分步編譯形式和流程編譯形式，如圖4.31所示。

(1)全編譯形式。全程編譯是指QuartusⅡ?qū)υO(shè)計(jì)輸入的多項(xiàng)處理操作，如檢錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件(仿真文件與編程配置文件)生成以及基于目標(biāo)器件的工程時(shí)序分析等。編譯時(shí)下面的【Processing】窗口會(huì)顯示編譯過(guò)程中的相關(guān)信息，如果發(fā)現(xiàn)警告和錯(cuò)誤，會(huì)以深色標(biāo)記條顯示。警告不影響編譯通過(guò)，但是錯(cuò)誤編譯不能通過(guò)，必須進(jìn)行修改。雙擊【Processing】欄中的錯(cuò)誤顯示條文，會(huì)彈出對(duì)應(yīng)的VHDL文件，光標(biāo)指示到錯(cuò)誤處。在對(duì)錯(cuò)誤進(jìn)行分析修改后，再次進(jìn)行編譯，直至排除所有錯(cuò)誤。圖4.31三種編譯形式的操作選擇

(2)分步編譯形式。分步編譯形式是指按照邏輯分析、邏輯綜合、邏輯適配等步驟分步研究有關(guān)設(shè)計(jì)。

(3)流程編譯形式。流程編譯形式是將編譯過(guò)程的各步用圖形工具的形式表現(xiàn)出來(lái)，它實(shí)際上還是一種全編譯的形式，只不過(guò)表現(xiàn)形式不同而已。

2)編譯結(jié)果的查看

(1)編譯結(jié)果報(bào)告。全編譯后，先后執(zhí)行主菜單【Processing】下的【Compilationreport】和【ClassicTimingAnalyzerTool】子菜單，會(huì)分別出現(xiàn)編譯結(jié)果報(bào)告窗口和典型時(shí)序分析窗口，可選擇查看有關(guān)編譯結(jié)果或執(zhí)行【Start】進(jìn)行典型時(shí)序分析。再執(zhí)行主菜單【W(wǎng)indow】下的級(jí)聯(lián)、水平、垂直等多窗口排列方式子菜單項(xiàng)，就會(huì)出現(xiàn)如圖4.32所示的編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告。圖4.32編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告

(2)電路網(wǎng)表結(jié)果。經(jīng)過(guò)邏輯綜合適配后，可以使用網(wǎng)表查看器查看有關(guān)電路網(wǎng)表信息。圖4.33是使用網(wǎng)表查看器查看有關(guān)網(wǎng)表信息的操作子菜單。圖4.34是有關(guān)網(wǎng)表查看結(jié)果。圖4.33查看有關(guān)網(wǎng)表信息的操作子菜單圖4.34RTL視圖和工藝映射視圖

4．工程仿真及分析當(dāng)工程編譯通過(guò)之后，必須對(duì)其功能和時(shí)序進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿(mǎn)足原設(shè)計(jì)要求。

1)打開(kāi)波形編輯器執(zhí)行【File】→【New】命令，在彈出的窗口中選擇【VectorWaveformFile】項(xiàng)，打開(kāi)空白的波形編輯器，如圖4.35所示。圖4.35新建仿真波形文件的操作

2)設(shè)置仿真時(shí)間區(qū)域和最小時(shí)間周期將仿真時(shí)間設(shè)置在一個(gè)比較合理的時(shí)間區(qū)域。選擇【Edit】菜單中的【EndTime…】項(xiàng)，在彈出窗口的【Time】欄處輸入【100】，單位選擇【ms】，將多個(gè)仿真區(qū)域的時(shí)間設(shè)為100?ms，單擊【OK】按鈕，結(jié)束設(shè)置。選擇【Edit】菜單中的【GridSize…】項(xiàng)，在彈出窗口的【TimePeriod】欄處輸入【20】，單位選擇【ns】。

3)在波形編輯器中引入信號(hào)節(jié)點(diǎn)在新建的波形窗口空白處，用鼠標(biāo)左鍵雙擊，彈出插入節(jié)點(diǎn)或總線(xiàn)的操作窗口，再點(diǎn)擊【NodeFinder】按鈕，彈出【NodeFinder】窗口。在此窗口的【Filter】框中選擇【Pins：all】，然后單擊【List】按鈕，于是在下面的【NodesFound】窗口中出現(xiàn)了工程CNT9999中的所有端口引腳名。如果此時(shí)沒(méi)有出現(xiàn)端口引腳名，則可以重新編譯一下。選擇需要仿真觀察的信號(hào)波形，并移到窗口右邊。在這里，把所有的端口引腳名CLK、CLR、ENA、DOUT[15..0]全部插入，如圖4.36所示?；蛘邎?zhí)行【View】→【UtilityWindows】→【NodeFinder】命令，彈出【NodeFinder】對(duì)話(huà)框。在此窗口中的【Filter】框中選擇【Pins：all】，然后單擊【List】按鈕，于是在下面的【NodesFound】窗口中會(huì)出現(xiàn)工程CNT9999中的所有端口引腳名。如果此時(shí)沒(méi)有出現(xiàn)端口引腳名，則可以重新編譯一下。用鼠標(biāo)將需要仿真觀察的信號(hào)拖到波形編輯器窗口。在這里把所有的端口引腳名CLK、CLR、ENA、DOUT[15..0]全部插入，如圖4.37所示。圖4.36引入信號(hào)節(jié)點(diǎn)操作方法之一示意圖圖4.37引入信號(hào)節(jié)點(diǎn)操作方法之二示意圖

4)編輯輸入波形波形觀察窗口中的左排按鈕是用于設(shè)置輸入信號(hào)的，使用時(shí)只要先用鼠標(biāo)在輸入波形上拖一下需要改變的黑色區(qū)域，或選中整個(gè)信號(hào)，然后點(diǎn)擊左排相應(yīng)按鈕，根據(jù)彈出的設(shè)置選擇框進(jìn)行有關(guān)設(shè)置即可。選中按鈕，按鼠標(biāo)左鍵或右鍵可以放大或縮小波形顯示，以便在仿真時(shí)能夠?yàn)g覽波形全貌。波形設(shè)置過(guò)程如圖4.38所示。圖4.38編輯輸入波形及設(shè)置數(shù)據(jù)格式

5)設(shè)定數(shù)據(jù)格式單擊信號(hào)【CLK】、【CLR】、【ENA】、【DOUT[15..0]】旁邊的【+】號(hào)，可以打開(kāi)該信號(hào)的各個(gè)分量，查看信號(hào)的每一位。如果雙擊【+】號(hào)左邊的信號(hào)標(biāo)記，可以打開(kāi)信號(hào)格式設(shè)置的對(duì)話(huà)框，如圖4.38所示。通過(guò)【Radix】窗口可以設(shè)置信號(hào)的格式，此處將信號(hào)【CLK】、【CLR】、【ENA】、【DOUT[15..0]】全部設(shè)定為十六進(jìn)制。

6)波形文件存盤(pán)選擇【File】菜單下的【Save】命令，將默認(rèn)名為CNT9999.vwf的波形文件存入當(dāng)前工程所在的文件夾中。本操作根據(jù)要求將各輸入信號(hào)【CLK】、【CLR】、【ENA】的波形設(shè)置成如圖4.39所示的波形。圖4.39設(shè)置好并存盤(pán)的波形圖

7)仿真器參數(shù)設(shè)置選擇【Assignment】菜單下的【Settings…】項(xiàng)，在【Settings】窗口中左側(cè)【Category】欄中選擇【SimulatorSettings】項(xiàng)，打開(kāi)如圖4.40所示的窗口。在【Simulationmode】項(xiàng)目下選擇【Timing】，即時(shí)序仿真，在【Simulationinput】欄中，單擊按鈕，找到并選擇仿真激勵(lì)文件【CNT9999.vwf】。在【Simulationperiod】欄中選擇【Runsimulationuntilallvectorstimuliareused】，即全程仿真。根據(jù)仿真的要求還可選擇功能仿真等其它仿真形式以及進(jìn)行其它的設(shè)置。圖4.40仿真器參數(shù)設(shè)置

8)啟動(dòng)仿真器選中【Processing】菜單下的【StartSimulation】，如圖4.41所示，或者直接單擊工具欄上的快捷方式，直到出現(xiàn)【Simulationwassuccessful】對(duì)話(huà)框?yàn)橹?。圖4.41啟動(dòng)仿真器

9)觀察仿真結(jié)果仿真成功后，仿真波形文件【SimulationReport】通常會(huì)自動(dòng)彈出。CNT9999的時(shí)序仿真結(jié)果如圖4.42所示。注意，QuartusⅡ的波形編輯文件(*.vwf)與波形仿真報(bào)告文件(SimulationReport)是分開(kāi)的。如果沒(méi)有彈出仿真完成后的波形文件，可以通過(guò)【Processing】菜單下的【SimulationReport】命令，打開(kāi)波形報(bào)告。如果無(wú)法在窗口展開(kāi)時(shí)間軸上的所有波形圖，可以在仿真報(bào)告窗口中單擊鼠標(biāo)右鍵，選擇【Zoom】項(xiàng)下的【FitinWindow】選項(xiàng)，并通過(guò)按鈕，調(diào)節(jié)波形的比例。通過(guò)觀察仿真結(jié)果，發(fā)現(xiàn)達(dá)到了預(yù)定的要求?？砂凑胀瑯拥姆椒ㄟM(jìn)行其它模塊的仿真。圖4.42CNT9999的時(shí)序仿真結(jié)果

5．芯片管腳的鎖定工程編譯和有關(guān)仿真都通過(guò)后，就可以將配置數(shù)據(jù)下載到應(yīng)用系統(tǒng)進(jìn)行驗(yàn)證。下載之前首先要對(duì)系統(tǒng)頂層模塊進(jìn)行引腳鎖定，保證鎖定的引腳與實(shí)際的應(yīng)用系統(tǒng)相吻合。

1)目標(biāo)芯片的確認(rèn)及閑置引腳的設(shè)定管腳鎖定前，先進(jìn)行芯片的確定或修改，如圖4.43所示。單擊圖4.43中的【Device&PinOptions…】按鈕，在彈出的【UnusedPins】設(shè)置框中進(jìn)行閑置引腳的設(shè)定，詳見(jiàn)圖4.25所示。對(duì)設(shè)計(jì)中未用到的器件引腳，有三種處理方式：輸入引腳(呈高組態(tài))、輸出引腳(呈低電平)或輸出引腳(輸出不定狀態(tài))。通常情況下選擇第一項(xiàng)，避免未用到的引腳對(duì)應(yīng)用系統(tǒng)產(chǎn)生影響。圖4.43管腳鎖定前目標(biāo)芯片的確認(rèn)或修改

2)引腳鎖定本設(shè)計(jì)系統(tǒng)的頂層模塊CNT9999擬選用EP2C8Q208C8芯片，根據(jù)需使用的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(板)的有關(guān)輸入和輸出的資源情況進(jìn)行引腳鎖定(一般應(yīng)事先列出一個(gè)管腳鎖定表，表格格式可參考第5章關(guān)于EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)的使用實(shí)例中的引腳鎖定表格式樣)，并將閑置引腳設(shè)定為三態(tài)門(mén)狀態(tài)。引腳的鎖定方法有三種：一是使用引腳鎖定窗口進(jìn)行鎖定；二是使用計(jì)事本或其他文本編輯工具直接編輯?.qsf文件進(jìn)行引腳鎖定；三是通過(guò)輸入TCL腳本語(yǔ)言文件進(jìn)行。下面介紹前兩種方法。

(1)使用引腳鎖定窗口進(jìn)行鎖定。打開(kāi)【Assignments】菜單下的【Pins】命令，打開(kāi)引腳鎖定窗口，如圖4.44所示。先用鼠標(biāo)指到要鎖定的端口信號(hào)名與【Location】欄交匯的地方，這時(shí)此處呈藍(lán)色，然后雙擊對(duì)應(yīng)的交匯處，在出現(xiàn)的下拉欄中選擇對(duì)應(yīng)端口信號(hào)名的器件引腳號(hào)(例如對(duì)應(yīng)ENA，選擇PIN_99)，引腳鎖定后將下拉菜單復(fù)原，則系統(tǒng)自動(dòng)保存該鎖定。在如圖4.44所示的窗口中，還能對(duì)引腳作進(jìn)一步的設(shè)定，如在Reserved欄，可對(duì)某些空閑的I/O引腳的電氣特性進(jìn)行設(shè)置。圖4.44引腳鎖定窗口的打開(kāi)及管腳的鎖定

(2)直接編輯?.qsf文件進(jìn)行引腳鎖定。引腳的鎖定信息保存在工程文件夾中與工程同名的*.qsf文件中，可以通過(guò)編輯*.qsf文件來(lái)改變或設(shè)定引腳。本例子中，關(guān)于引腳的鎖定信息就存在F：\EDA115\EDA115CX\4.3\CNT9999(工程CNT9999目錄)下的CNT9999.qsf文件中。可以用計(jì)事本或其他文本編輯工具打開(kāi)CNT9999.qsf，輸入信息并保存，如圖4.45所示。圖4.45編輯?.qsf文件進(jìn)行引腳鎖定

6．編程下載及驗(yàn)證

1)編程下載硬件準(zhǔn)備先閱讀有關(guān)EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(板)手冊(cè)，了解EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(板)到計(jì)算機(jī)的連接方式。在斷電的情況下將有關(guān)硬件設(shè)備進(jìn)行正確的物理連接，經(jīng)檢查無(wú)誤后打開(kāi)EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(板)的電源開(kāi)關(guān)。

2)?FPGA的編程下載連接好下載電纜，打開(kāi)電源。在菜單【Tool】中選擇【Programmer】，或直接單擊工具欄上的快捷鍵，可以打開(kāi)如圖4.46所示的編程下載窗口。若是初次安裝的QuartusⅡ，在下載編程前需要選擇下載接口方式。在圖4.46所示窗口中單擊【HardwareSetup】，在打開(kāi)的設(shè)置窗口根據(jù)實(shí)際情況進(jìn)行設(shè)置。在這里，選擇【ByteBlasterⅡ】，雙擊鼠標(biāo)后，關(guān)閉該窗口。在圖4.46所示的【Mode】欄中有四種編程模式可以選擇：JTAG、PassiveSerial、ActiveSerial和In-Socket。為了直接對(duì)FPGA進(jìn)行配置，在編程窗的編程模式【Mode】中選擇【JTAG】，并選中下載文件右側(cè)的第一個(gè)小方框Program/Configure。核對(duì)下載路徑與文件名，如果此文件沒(méi)有出錯(cuò)或者有錯(cuò)，單擊左側(cè)的【AddFile】按鈕，找到要下載的文件CNT9999.sof。單擊【Start】按鈕，即進(jìn)入對(duì)目標(biāo)器件FPGA的配置下載操作。當(dāng)【Progress】顯示為100%時(shí)，編譯成功，可以觀察實(shí)驗(yàn)面板，進(jìn)行硬件測(cè)試驗(yàn)證。圖4.46編程下載設(shè)置及過(guò)程

3)對(duì)配置器件編程為了使應(yīng)用系統(tǒng)能在脫離計(jì)算機(jī)的情況下工作，就必須將配置數(shù)據(jù)存放在非易失的器件中，通常我們將配置數(shù)據(jù)存放在專(zhuān)用的配置器件中，如EPCS1、EPCS4等。EPCS1和EPCS4等是Cyclone系列器件的專(zhuān)用配置器件，F(xiàn)lash存儲(chǔ)結(jié)構(gòu)，重復(fù)編程可達(dá)10萬(wàn)次。先選擇編程模式和編程目標(biāo)文件。在圖4.46所示窗口的【Mode】欄中，選擇【ActiveSerialProgramming】編程模式。添加編程文件CNT9999.pof，并選中Program/Configure，再將下載電纜連至AS模式端口并加電。接著單擊【Start】按鈕，當(dāng)【Progress】顯示為100%時(shí)，編譯成功。此后每次實(shí)驗(yàn)裝置加電后，配置數(shù)據(jù)將自動(dòng)從EPCS1加載，之后FPGA開(kāi)始工作，而不需要重新下載配置數(shù)據(jù)。最后保存編程信息。編程完畢后，如果希望將此次設(shè)置的所有結(jié)果保存起來(lái)，以便能夠很快調(diào)出以進(jìn)行編程，可以選擇保存。所有的信息都存在ChainDescriptionFile(.cdf)文件CNT9999.cdf中。以后編程只需打開(kāi)此文件即可。4.3.3Quartus?Ⅱ的綜合操作

【例4.5】使用Quartus?Ⅱ設(shè)計(jì)和測(cè)試?yán)?.2中的計(jì)數(shù)器，并將計(jì)數(shù)結(jié)果使用動(dòng)態(tài)掃描的方式進(jìn)行顯示。要求底層的模塊采用VHDL文本輸入，頂層的電路系統(tǒng)則采用原理圖輸入。

1．文件及工程建立

1)新建文件

(1)三個(gè)底層模塊圖形符號(hào)的建立。首先建立存放本工程文件的文件夾F：\EDA115\EDA115CX\4.3\DTCNT9999。按照4.3.2節(jié)闡述的方法分別輸入CNT10、CTRLS和DISPLAY三個(gè)模塊的VHDL程序，并保存在指定的文件夾中。為了生成模塊圖形符號(hào)供后述的頂層原理圖設(shè)計(jì)文件使用，應(yīng)將這三個(gè)模塊建立對(duì)應(yīng)的工程，并進(jìn)行工程設(shè)置、工程編譯，然后按照?qǐng)D4.47的操作選擇創(chuàng)建元件圖形符號(hào)。

(2)頂層原理圖模塊的建立。DTCNT999.GDF是4位十進(jìn)制計(jì)數(shù)動(dòng)態(tài)顯示電路設(shè)計(jì)中頂層的圖形設(shè)計(jì)文件，需調(diào)用CNT10、CTRL、DISPLAY三個(gè)功能元件，用原理圖的方式組裝成一個(gè)完整的設(shè)計(jì)實(shí)體。執(zhí)行【File】→【New】命令，在彈出的對(duì)話(huà)框中選擇【BlockDiagram/SchematicFile】，單擊【OK】按鈕，即出現(xiàn)原理圖編輯器窗口。再根據(jù)例4.2中的圖4.6或后續(xù)的圖4.49進(jìn)行原理圖的設(shè)計(jì)，并將該原理圖文件DTCNT9999.GDF存放在指定位置。圖4.47創(chuàng)建元件圖形符號(hào)操作圖4.48原理圖繪制的主要操作示意圖圖4.49計(jì)數(shù)動(dòng)態(tài)顯示電路頂層設(shè)計(jì)原理圖原理圖設(shè)計(jì)的主要操作有：添加元件、移動(dòng)元件、添加連線(xiàn)、添加網(wǎng)絡(luò)名、添加輸入/輸出端口，其操作方法如下：●添加元件：先點(diǎn)擊添加元件快捷工具，在彈出的操作對(duì)話(huà)框中選擇欲添加的元件，或直接在【Name】框中輸入元件符號(hào)名(已設(shè)計(jì)的元件符號(hào)名與原VHDL文件名相同)，單擊【OK】按鈕之后，再單擊【OK】按鈕關(guān)閉操作對(duì)話(huà)框，將出現(xiàn)的元件移動(dòng)到欲放置的位置，點(diǎn)擊鼠標(biāo)左鍵即可?！褚苿?dòng)元件：選中需移動(dòng)的元件，按住鼠標(biāo)左鍵把它拖到指定的位置后松手即可。●添加連線(xiàn)：將鼠標(biāo)箭頭移到元件的輸入/輸出引腳上，鼠標(biāo)箭頭形狀會(huì)變成【+】字形，然后可以按著鼠標(biāo)左鍵并拖動(dòng)鼠標(biāo)，繪出一條線(xiàn)，松開(kāi)鼠標(biāo)按鍵完成一次操作。將鼠標(biāo)箭頭放在連線(xiàn)的一端，鼠標(biāo)光標(biāo)也會(huì)變成“+”字形，此時(shí)可以接著畫(huà)這條線(xiàn)。細(xì)線(xiàn)表示單根線(xiàn)，粗線(xiàn)表示總線(xiàn)。改變連線(xiàn)性質(zhì)的方法是：先點(diǎn)擊該線(xiàn)，使其變紅，然后選頂行的選項(xiàng)【Options】→【LineStyle】，即可在彈出的窗口中點(diǎn)選所需的線(xiàn)段?！裉砑泳W(wǎng)絡(luò)名：先用鼠標(biāo)左鍵點(diǎn)擊欲添加網(wǎng)絡(luò)名的連線(xiàn)，再在彈出的操作子菜單中選擇屬性，最后在彈出的屬性設(shè)置操作對(duì)話(huà)框中輸入節(jié)點(diǎn)網(wǎng)絡(luò)名，并關(guān)閉該對(duì)話(huà)框?！裉砑虞斎?輸出端口：先點(diǎn)擊添加元件快捷工具，在彈出的操作對(duì)話(huà)框中，直接在【Name】文本框中輸入【Input】或【Output】，或是在【Primitives】庫(kù)中找出【Input】或【Output】元件，再單擊【OK】按鈕關(guān)閉操作對(duì)話(huà)框，將出現(xiàn)的端口符號(hào)移動(dòng)到欲放置的位置，點(diǎn)擊鼠標(biāo)左鍵即可。

2)新建工程并添加源程序執(zhí)行【File】→【NewProjectWizard】命令，打開(kāi)新建工程向?qū)?，建立名字為DTCNT9999的工程，并根據(jù)需要進(jìn)行有關(guān)設(shè)置，將工程中的CNT10.VHD、CTRS.VHD、DISPLAY.VHD和DTCNT9999.GDF等文件添加到DTCNT9999工程中。

2．工程實(shí)現(xiàn)的設(shè)置在對(duì)工程進(jìn)行編譯前，需要進(jìn)行有關(guān)工程實(shí)現(xiàn)的設(shè)置，其中目標(biāo)芯片為EP2C8Q208C8N，如圖4.50所示。若工程編譯后對(duì)工程有關(guān)設(shè)置進(jìn)行了修改，則需重新進(jìn)行編譯，有關(guān)修改設(shè)計(jì)才能真正有效。圖4.50目標(biāo)芯片選擇

3．工程編譯及分析執(zhí)行全編譯成功后，查看有關(guān)結(jié)果。圖4.51所示是編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告；圖4.52是RTL視圖和工藝映射視圖。圖4.51編譯結(jié)果報(bào)告和時(shí)序分析報(bào)告圖4.52RTL視圖和工藝映射視圖

4．工程仿真及分析本設(shè)計(jì)有多個(gè)模塊，并分為兩個(gè)層次，應(yīng)采用自底向上的方式進(jìn)行調(diào)試與仿真。圖4.53所示為DTCNT9999的時(shí)序仿真結(jié)果。為了保證掃描時(shí)鐘變化8次，計(jì)數(shù)結(jié)果才變化一次，以便進(jìn)行有關(guān)仿真結(jié)果的判別與分析，計(jì)數(shù)時(shí)鐘信號(hào)CLK1的周期應(yīng)設(shè)定為等于或大于動(dòng)態(tài)掃描顯示時(shí)鐘CLK2周期的8倍。圖中的DOUT是仿真時(shí)增加的中間結(jié)果觀測(cè)點(diǎn)。圖4.53DTCNT9999的時(shí)序仿真結(jié)果

5．芯片管腳的鎖定本設(shè)計(jì)系統(tǒng)的頂層模塊DTCNT9999擬選用EP2C8Q208C8芯片，根據(jù)需使用的EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)(板)的有關(guān)輸入和輸出的資源情況進(jìn)行引腳鎖定，并將閑置引腳設(shè)定為三態(tài)門(mén)狀態(tài)。圖4.54所示是管腳鎖定后的結(jié)果。圖4.54管腳鎖定后的結(jié)果

6．編程下載及驗(yàn)證連接好下載電纜，打開(kāi)電源。執(zhí)行【Tool】→【Programmer】命令，或直接單擊工具欄上的快捷鍵，可以打開(kāi)編程下載窗口，進(jìn)行有關(guān)選擇設(shè)置之后再執(zhí)行編程下載，結(jié)果如圖4.55所示。圖4.55編程下載設(shè)置及過(guò)程4.3.4QuartusⅡ的SOPC開(kāi)發(fā)

1．SOPC及Nios內(nèi)核簡(jiǎn)介可編程片上系統(tǒng)SOPC是一種通用器件，是基于FPGA的可重構(gòu)SOC，它集成了硬核或軟核CPU、DSP、存儲(chǔ)器、外圍I/O及可編程邏輯，是更加靈活、高效的SOC解決方案。使用可配置的軟核嵌入式處理器設(shè)計(jì)開(kāi)發(fā)SOPC，其主要優(yōu)勢(shì)是：①合理的性能組合；②提升系統(tǒng)的性能；③降低系統(tǒng)的成本；④更好地滿(mǎn)足產(chǎn)品生命周期的要求。

20世紀(jì)60年代末，可編程邏輯器件(PLD)的復(fù)雜度已經(jīng)能夠在單個(gè)可編程器件內(nèi)實(shí)現(xiàn)整個(gè)系統(tǒng)，即在一個(gè)芯片中實(shí)現(xiàn)用戶(hù)定義的系統(tǒng)，它通常包括片內(nèi)存儲(chǔ)器和外設(shè)的微處理器。2000年，Altera發(fā)布了Nios處理器，這是AlteraExcalibur嵌入式處理器計(jì)劃中的第一個(gè)產(chǎn)品，是第一款用于可編程邏輯器件的可配置的軟核處理器。

Altera公司的Nios是基于RISC技術(shù)的通用嵌入式處理器芯片軟內(nèi)核，它特別為可編程邏輯進(jìn)行了優(yōu)化設(shè)計(jì)，也為可編程單芯片系統(tǒng)(SOPC)設(shè)計(jì)了一套綜合解決方案。第一代Nios嵌入式處理器性能高達(dá)50MIPS，采用16位指令集，16/32位數(shù)據(jù)通道，5級(jí)流水線(xiàn)技術(shù)，可在一個(gè)時(shí)鐘內(nèi)完成一條指令的處理。它可以與各種各樣的外設(shè)、定制指令和硬件加速單元相結(jié)合，構(gòu)成一個(gè)定制的SOPC。在Nios之后，Altera公司于2003年3月又推出了Nios的升級(jí)版Nios3.0版，它有16位和32位兩個(gè)版本。兩個(gè)版本均使用16位的RISC指令集，其差別主要在于系統(tǒng)總線(xiàn)帶寬，它能在高性能的Stratix或低成本的Cyclone芯片中實(shí)現(xiàn)。

2004年6月，Altera公司在繼全球范圍內(nèi)推出CycloneⅡ和StratixⅡ器件系列后又推出了支持這些新款FPGA系列的NiosⅡ嵌入式處理器。它與2000年上市的原產(chǎn)品Nios相比，最大處理性能提高了3倍，CPU內(nèi)核部分的面積最大可縮小1/2。

NiosⅡ系列嵌入式處理器使用32位的指令集結(jié)構(gòu)(ISA)，完全與二進(jìn)制代碼兼容，它建立在第一代16位Nios處理器的基礎(chǔ)上，定位于廣泛的嵌入式應(yīng)用。NiosⅡ處理器系列包括了快速的(NiosⅡ/f)、經(jīng)濟(jì)的(NiosⅡ/e)和標(biāo)準(zhǔn)的(NiosⅡ/s)三種內(nèi)核，每種都針對(duì)不同的性能范圍和成本。使用Altera的QuartusⅡ軟件、SOPCbuilder工具以及Nios?Ⅱ集成開(kāi)發(fā)環(huán)境(IDE)，用戶(hù)可以輕松地將NiosⅡ處理器嵌入到它們的系統(tǒng)中。

2．SOPC開(kāi)發(fā)的基本步驟基于NIOSⅡ的SOPC系統(tǒng)設(shè)計(jì)開(kāi)發(fā)包括硬件的設(shè)計(jì)開(kāi)發(fā)和軟件的設(shè)計(jì)開(kāi)發(fā)兩個(gè)方面。硬件的開(kāi)發(fā)步驟如下：

(1)創(chuàng)建一個(gè)QuartusⅡ工程。

(2)創(chuàng)建Nios系統(tǒng)模塊：①啟動(dòng)SOPCBuilder；②添加CPU及外圍器件；③指定基地址；④系統(tǒng)設(shè)置；⑤生成系統(tǒng)模塊。

(3)將圖標(biāo)添加到BDF文件中。

(4)編譯QuartusⅡ的工程設(shè)計(jì)文件。

(5)配置FPGA。軟件的開(kāi)發(fā)步驟如下：

(1)啟動(dòng)NIOSⅡIDE。

(2)建立新的軟件工程。

(3)編譯工程。

(4)運(yùn)行程序。

(5)調(diào)試程序。

(6)將程序下載到Flash中。整個(gè)基于NIOS?Ⅱ的SOPC系統(tǒng)的設(shè)計(jì)開(kāi)發(fā)比較復(fù)雜，限于篇幅，這里就不用實(shí)例具體介紹其設(shè)計(jì)開(kāi)發(fā)過(guò)程了。但為了便于理解基于NiosⅡ的SOPC系統(tǒng)的硬件設(shè)計(jì)開(kāi)發(fā)過(guò)程，圖4.56～圖4.67給出了設(shè)計(jì)開(kāi)發(fā)某個(gè)基于NiosⅡ的SOPC系統(tǒng)硬件的部分工作界面。圖4.56選擇執(zhí)行SOPCBuiler圖4.57SOPCBuilder啟動(dòng)過(guò)程中的屏幕圖4.58SOPCBuilder啟動(dòng)完成后的屏幕圖4.59選擇CPU的屏幕圖4.60CPU的設(shè)置屏幕之一圖4.61CPU的設(shè)置屏幕之二圖4.62進(jìn)入CPU配置窗口圖4.63Flash的配置圖4.64最終的NiosⅡ系統(tǒng)配置及其地址映射表圖4.65系統(tǒng)生成結(jié)果圖4.66完成原理圖編輯后的結(jié)果圖4.67系統(tǒng)邏輯綜合成功4.4XilinxISEDesignSuite操作指南

XilinxISEDesignSuite是Xilinx公司新近推出的EDA集成軟件開(kāi)發(fā)環(huán)境(IntegratedSoftwareEnvironment，簡(jiǎn)稱(chēng)為ISE)。XilinxISE操作簡(jiǎn)易方便，其提供的各種最新改良功能能解決以往各種設(shè)計(jì)上的瓶頸，加快了設(shè)計(jì)與檢驗(yàn)的流程，如ProjectNavigator(先進(jìn)的設(shè)計(jì)流程導(dǎo)向?qū)I(yè)管理程式)讓顧客能在同一設(shè)計(jì)工程中使用Synplicity與Xilinx的合成工具，混合使用VHDL及VerilogHDL源程序，讓設(shè)計(jì)人員能使用固有的IP與HDL設(shè)計(jì)資源達(dá)到最佳的結(jié)果。使用者可鏈結(jié)與啟動(dòng)XilinxEmbeddedDesignKit(EDK)XPS專(zhuān)用管理器，也可使用新增的AutomaticWebUpdate功能來(lái)監(jiān)視軟件的更新?tīng)顩r，向使用者發(fā)送通知，以及讓使用者下載并更新檔案，令其ISE的設(shè)定維持最佳狀態(tài)。各版本的ISE軟件皆支持Windows2000、WindowsXP操作系統(tǒng)。4.4.1XilinxISE的初步認(rèn)識(shí)

1．ISE的主界面介紹

XilinxISE的資源管理器(ProjectNavigator)主菜單包括：【File】菜單，主要功能是新建、打開(kāi)和保存一個(gè)工程或者資源文件；【Edit】菜單，主要包含一些與文本編輯相關(guān)的功能選項(xiàng)；【View】菜單，主要功能是隱藏或顯示某個(gè)視圖；【Project】菜單，主要功能是對(duì)工程進(jìn)行一些操作；【Source】菜單，主要功能是對(duì)資源文件進(jìn)行相關(guān)操作；【Process】菜單，包含一些對(duì)當(dāng)前資源的操作命令；【W(wǎng)indow】菜單，主要功能是排列規(guī)劃窗口，使讀者容易閱讀和管理。圖4.68所示是XilinxISE工程管理器的主界面及工程信息分布圖。圖4.68XilinxISE工程管理器的主界面及工程信息分布圖

2．工程及文件的建立先新建一個(gè)工程(可以利用創(chuàng)建向?qū)?chuàng)建一個(gè)新的工程)，并建議工程名與頂層文件名一致；再新建源程序，并添加到工程中。對(duì)于已經(jīng)建立的文件或工程，需要使用時(shí)打開(kāi)即可。圖4.69所示是新建工程操作示意圖；圖4.70所示是新建VHDL文件操作示意圖。圖4.69新建工程操作示意圖圖4.70新建VHDL文件操作示意圖

3．工程實(shí)現(xiàn)的設(shè)置工程實(shí)現(xiàn)的設(shè)置主要包括指定目標(biāo)器件、選擇綜合工具、選擇仿真工具等。XilinxISE的工程設(shè)置既可在建立工程的過(guò)程中根據(jù)提示進(jìn)行設(shè)置，也可在建立工程的過(guò)程中跳過(guò)某些設(shè)置項(xiàng)，在工程建立后對(duì)工程實(shí)現(xiàn)進(jìn)行設(shè)置或修改。圖4.71所示是在已建立工程的基礎(chǔ)上對(duì)工程實(shí)現(xiàn)的設(shè)置操作示意圖。

4．綜合適配及分析先在已經(jīng)建立的工程的【Source】源程序窗口選中VHDL或SCH源程序，再在【Process】工程處理進(jìn)程窗口雙擊邏輯綜合或邏輯適配操作項(xiàng)，啟動(dòng)邏輯綜合或邏輯適配器，最后通過(guò)選擇【Process】子菜單項(xiàng)查看邏輯綜合或邏輯適配結(jié)果：包括邏輯綜合適配報(bào)告、RTL視圖、時(shí)序分析結(jié)果等。圖4.72所示是邏輯綜合操作示意圖。圖4.71XilinxISE工程實(shí)現(xiàn)的設(shè)置操作圖4.72邏輯綜合操作示意圖

5．工程仿真及分析

XilinxISE的仿真分為功能仿真和時(shí)序仿真(布線(xiàn)后仿真)。既可使用波形文件進(jìn)行仿真，又可使用仿真測(cè)試程序進(jìn)行仿真。仿真工具有ISESimulator、Modelsim等工具。

XilinxISE仿真的基本步驟是：①在建立工程或工程設(shè)置步驟時(shí)設(shè)置仿真器；②在【Source】源程序窗口中選擇仿真類(lèi)型；③建立仿真波形文件或仿真測(cè)試文本程序并添加到工程中；④在【Source】源程序窗口中選中仿真對(duì)象，在【Process】工程處理進(jìn)程窗口中雙擊有關(guān)仿真器執(zhí)行仿真，并進(jìn)行仿真結(jié)果分析(包括查看仿真波形報(bào)告和分析仿真波形)。圖4.73所示是XilinxISE的工程仿真操作示意圖。圖4.73XilinxISE的工程仿真操作示意圖

6．芯片的管腳鎖定芯片的管腳鎖定就是將設(shè)計(jì)實(shí)體的管腳與目標(biāo)芯片特定的可作為輸入或輸出的管腳建立一一映射的過(guò)程。管腳鎖定的操作界面如圖4.74所示。圖4.74XilinxISE的管腳鎖定及編程下載操作

7．編程下載及驗(yàn)證

XilinxISE編程下載的操作主要有：①編程下載硬件準(zhǔn)備；②啟動(dòng)iMPACT進(jìn)入編程下載操作；③進(jìn)行編程下載設(shè)置；④執(zhí)行編程下載操作。XilinxISE的編程下載操作界面如圖4.74所示。4.4.2ISESuite的基本操作

【例4.6】使用ISESuite設(shè)計(jì)和測(cè)試?yán)?.1中的CNT9999電路。

1．工程及文件建立

1)工程的建立

在主菜單下執(zhí)行【File】→【NewProject…】命令，彈出向?qū)?Wizard)窗口，依提示輸入工程有關(guān)參數(shù)，選擇目標(biāo)器件并設(shè)置器件的有關(guān)屬性，如圖4.75～圖4.79所示。圖4.75新建工程操作示意圖圖4.76器件屬性設(shè)置——目標(biāo)器件選擇圖4.77器件屬性設(shè)置——綜合工具選擇圖4.78器件屬性設(shè)置——仿真工具選擇圖4.79器件屬性設(shè)置——添加源程序到工程

2)新建源程序首先在【Process】窗口中雙擊【CreateNewSource】，或是在【Sources】窗口中點(diǎn)右鍵，在彈出的菜單中選擇【NewSource…】，則進(jìn)入新建文件向?qū)Ы缑?，接著依提示選擇VHDL文件類(lèi)型，輸入文件名、存盤(pán)路徑等信息，在進(jìn)入程序模板提示對(duì)話(huà)框時(shí)輸入有關(guān)信息(若不想使用程序模板，則不輸入有關(guān)參數(shù)，直接跳過(guò)該步驟)，最后進(jìn)入文本或圖形編輯器，輸入CNT10.VHD并存盤(pán)。依此方法，再新建CNT9999.VHD并存盤(pán)。圖4.80所示是新建VHDL文件的操作界面；圖4.81所示是建立的VHDL程序。圖4.80新建VHDL文件的操作界面圖4.81建立的VHDL程序

3)添加源程序到工程中在【Process】窗口中雙擊【AddExistingSource】，在彈出的添加文件選擇框中選擇需添加到工程的源程序，即可將新建的文件添加到工程中。圖4.82所示是添加源程序到工程圖的操作示意圖。圖4.82添加源程序到工