第4章時(shí)序邏輯電路4.1基本觸發(fā)器4.2鐘控D觸發(fā)器4.3寄存器和移位寄存器4.4時(shí)序電路的分類(lèi)與功能描述4.5同步時(shí)序電路的分析與設(shè)計(jì)4.6計(jì)數(shù)器4.7同步輸出時(shí)序電路

4.1基本觸發(fā)器

圖4-1基本RS觸發(fā)器

1.狀態(tài)轉(zhuǎn)移真值表(狀態(tài)表)

將觸發(fā)器的次態(tài)、現(xiàn)態(tài)及輸入信號(hào)之間的邏輯關(guān)系用表格的形式表示出來(lái)，這種表格稱(chēng)為狀態(tài)轉(zhuǎn)移真值表(或狀態(tài)表)。

基本RS觸發(fā)器的狀態(tài)表如表4-1所示，簡(jiǎn)化狀態(tài)表如表4-2所示。

2.特征方程

描述觸發(fā)器邏輯功能的函數(shù)表達(dá)式稱(chēng)為觸發(fā)器的特征方程。

基本RS觸發(fā)器的特征方程為

3.狀態(tài)轉(zhuǎn)移圖(狀態(tài)圖)與激勵(lì)表

狀態(tài)轉(zhuǎn)移圖是用圖形方式來(lái)描述觸發(fā)器的狀態(tài)轉(zhuǎn)移規(guī)律。

圖4-2為基本RS觸發(fā)器的狀態(tài)圖，圖中兩個(gè)圓圈分別表示觸發(fā)器的兩個(gè)穩(wěn)定狀態(tài)，箭頭表示在輸入信號(hào)的作用下?tīng)顟B(tài)轉(zhuǎn)移的方向，箭頭旁的標(biāo)注表示轉(zhuǎn)移條件。圖4-2基本RS觸發(fā)器的狀態(tài)圖

激勵(lì)表(也稱(chēng)為驅(qū)動(dòng)表)是表示觸發(fā)器由現(xiàn)態(tài)轉(zhuǎn)移到確定的次態(tài)時(shí)對(duì)輸入信號(hào)的要求。表4-3為基本RS觸發(fā)器的激勵(lì)表。

4.波形圖

工作波形圖又稱(chēng)為時(shí)序圖，它反映了觸發(fā)器的輸出狀態(tài)在輸入信號(hào)作用下隨時(shí)間變化的規(guī)律，是可以通過(guò)電子儀器測(cè)量觀測(cè)到的波形。圖4-3為基本RS觸發(fā)器的工作波形，圖中虛線(xiàn)部分表示狀態(tài)不確定。

圖4-3基本RS觸發(fā)器的工作波形

【例4.1.1】

護(hù)士呼叫系統(tǒng)如圖4-4所示。該系統(tǒng)包括兩個(gè)按鍵和一個(gè)指示燈，一個(gè)按鍵S用于病人呼叫護(hù)士，另一個(gè)按鍵R用于護(hù)士結(jié)束治療后清除病人的請(qǐng)求。當(dāng)病人按下S鍵時(shí)，指示燈點(diǎn)亮，即使病人釋放按鍵，指示燈仍保持點(diǎn)亮狀態(tài)，這表示有待處理的呼叫請(qǐng)求。當(dāng)護(hù)士完成治療，按下R鍵，指示燈熄滅，表示呼叫請(qǐng)求已被處理。圖4-4護(hù)士呼叫系統(tǒng)

解

假定按鍵按下時(shí)產(chǎn)生低電平，抬起時(shí)產(chǎn)生高電平。指示燈接收高電平時(shí)亮，低電平時(shí)滅。

該電路有一個(gè)輸入用于激活(開(kāi)啟)功能，而另一個(gè)輸入則用于解除(關(guān)閉)功能，其邏輯功能與RS觸發(fā)器相似。R鍵和S鍵的信號(hào)作為RS觸發(fā)器有兩個(gè)輸入端RD

和SD

的信號(hào)，觸發(fā)器的輸出端Q

的值恰好是指示燈所需要的控制電平。系統(tǒng)的電路連接如圖4-5所示。

圖4-5護(hù)士呼叫系統(tǒng)的電路

4.2鐘控D觸發(fā)器

4.2.1電平觸發(fā)觸發(fā)器的狀態(tài)只有在時(shí)鐘脈沖內(nèi)才發(fā)生變化，這種對(duì)時(shí)鐘脈沖電平敏感的觸發(fā)器也稱(chēng)為鎖存器。高電平鎖存器的邏輯電路和邏輯符號(hào)如圖4-6的(a)和(b)所示。

圖4-6高電平鎖存器

圖4-7為該鎖存器的工作波形。圖4-7高電平鎖存器的工作波形

對(duì)于低電平鎖存器，其邏輯符號(hào)如圖4-8(a)所示，輸出僅在CP為低電平時(shí)才發(fā)生變化，工作波形如圖4-8(b)所示。圖4-8低電平鎖存器

4.2.2邊沿觸發(fā)

電平觸發(fā)方式可能使?fàn)顟B(tài)在約定電平期間發(fā)生多次翻轉(zhuǎn)，也稱(chēng)為空翻。為了防止出現(xiàn)空翻現(xiàn)象，可采用邊沿觸發(fā)。邊沿觸發(fā)僅在約定的電平邊沿(上升沿或下降沿)到達(dá)時(shí)才可能發(fā)生狀態(tài)變化，并且次態(tài)僅由該邊沿變化瞬間的輸入和狀態(tài)決定；在非約定的邊沿和電平期間，輸入信號(hào)的變化不會(huì)引起狀態(tài)的變化。

圖4-9(a)是上升沿D觸發(fā)器符號(hào)，圖4-9(b)是其狀態(tài)轉(zhuǎn)移表，圖4-9(c)是其工作波形圖。

圖4-9上升沿D觸發(fā)器

圖4-10(a)是下降沿D觸發(fā)器符號(hào)，圖4-10(b)是其狀態(tài)轉(zhuǎn)移表，圖4-10(c)是其工作波形圖。圖4-10下降沿D觸發(fā)器

實(shí)際的觸發(fā)器通常有復(fù)位和置位信號(hào)，如圖4-11所示。其中復(fù)位RD

和置位SD

是低電平有效，復(fù)位R和置位S是高電平有效，不同器件中的D觸發(fā)器采用的有效電平不同。圖4-11可復(fù)置位的D觸發(fā)器

復(fù)位和置位通常有兩種方式，即異步方式和同步方式。

1.異步復(fù)位/置位D觸發(fā)器

異步方式是指只要復(fù)位或置位信號(hào)有效，輸出就立即發(fā)生變化，而時(shí)鐘和數(shù)據(jù)輸入對(duì)觸發(fā)器不起任何影響。

2.同步復(fù)位/置位D觸發(fā)器

同步方式是指在復(fù)位或置位信號(hào)有效且時(shí)鐘觸發(fā)時(shí)輸出進(jìn)行復(fù)位或置位，輸出端的值由復(fù)位或置位信號(hào)決定，但輸出發(fā)生變化的時(shí)刻由時(shí)鐘決定。

兩種方式下的波形如圖4-12所示圖4-12上升沿D觸發(fā)器的清零和置位

在實(shí)際應(yīng)用中，有時(shí)需要D觸發(fā)器工作受控。為此引入使能信號(hào)E，使D觸發(fā)器僅在E有效時(shí)才產(chǎn)生觸發(fā)操作。帶使能端的可復(fù)置位D觸發(fā)器如圖4-13所示，其功能表如表4-5所示。圖4-13帶使能端的可復(fù)置位D觸發(fā)器

4.2.3觸發(fā)器的應(yīng)用

【例4.2.1】

二分頻電路有一個(gè)輸入時(shí)鐘和一個(gè)輸出時(shí)鐘，并可異步復(fù)位，輸出時(shí)鐘的周期是輸入時(shí)鐘的二倍，如圖4-14所示。采用D觸發(fā)器進(jìn)行電路設(shè)計(jì)并給出HDL代碼。圖4-14例4.2.1的波形圖

圖4-15例4.2.1的邏輯電路

【例4.2.2】

兩個(gè)帶異步清零和置位端的上升沿D觸發(fā)器構(gòu)成圖4-16所示的電路，試畫(huà)出波形圖，說(shuō)明功能，并給出Verilog描述。圖4-16例4.2.2的電路圖

圖4-17例4.2.2的工作波形

4.3寄存器和移位寄存器

4.3.1寄存器采用多個(gè)D觸發(fā)器保存一組二進(jìn)制信息的電路稱(chēng)為寄存器，也稱(chēng)為數(shù)據(jù)寄存器。m個(gè)D觸發(fā)器采用相同的觸發(fā)條件同時(shí)保存m個(gè)數(shù)據(jù)，其基本結(jié)構(gòu)如圖4-18所示。

圖4-18數(shù)據(jù)寄存器的基本結(jié)構(gòu)

帶使能端的寄存器只有在使能信號(hào)有效時(shí)才鎖存。帶使能端的上升沿觸發(fā)4位寄存器如圖4-19所示。圖4-19帶使能端的上升沿觸發(fā)4位寄存器

4.3.2移位寄存器

1.基本結(jié)構(gòu)

由圖4-20所示的若干D觸發(fā)器級(jí)聯(lián)構(gòu)成的D觸發(fā)器組稱(chēng)為移位寄存器。數(shù)據(jù)從S輸入，每個(gè)時(shí)鐘節(jié)拍接收一位保存在D觸發(fā)器內(nèi)。圖4-20移位寄存器結(jié)構(gòu)

圖4-21所示電路是由D觸發(fā)器組成的四位單向移位寄存器。其中，RST為復(fù)位，Ri為移位輸入，Ro

為移位輸出，輸出端Q3Q2Q1Q0

為并行輸出，CP為時(shí)鐘脈沖輸入。圖4-21四位單向移位寄存器

圖4-22是該移位寄存器的工作波形示例。圖4-22四位單向移位寄存器的移位波形

在數(shù)字信號(hào)處理系統(tǒng)中，需要按順序保存以前的數(shù)據(jù)用

于后面的處理。例如，y(n)=x(n)+x(n-1)+x(n-2)，x(n)和y(n)是當(dāng)前時(shí)

刻

的

輸

入

和

輸

出，而x(n-1)和x(n-2)是以前的輸入數(shù)據(jù)，需要保存。圖4-23是計(jì)算過(guò)程示意圖，每次參與計(jì)算的量按時(shí)刻先后排列，當(dāng)前時(shí)刻參與計(jì)算的數(shù)據(jù)在計(jì)算結(jié)束后移到下一時(shí)刻參加下一時(shí)刻的輸出計(jì)算。

圖4-23計(jì)算過(guò)程

數(shù)據(jù)寄存器級(jí)聯(lián)成移位寄存器實(shí)現(xiàn)了數(shù)據(jù)延時(shí)。它采用兩個(gè)寄存器DFF1和DFF2

分別保存位置x(n-1)和x(n-2)，每次計(jì)算結(jié)束時(shí)，DFF2

鎖存DFF1

的輸出，DFF1

鎖存當(dāng)前輸入，計(jì)算電路如圖4-24所示，圖4-25為計(jì)算波形示例。

圖4-24計(jì)算電路

圖4-25計(jì)算波形

2.可置數(shù)移位寄存器

若將D觸發(fā)器的數(shù)據(jù)輸入端通過(guò)2選1MUX來(lái)連接前級(jí)觸發(fā)器的狀態(tài)和并行輸入，如圖4-26所示，則構(gòu)成可預(yù)置移位寄存器。

圖4-26可預(yù)置移位寄存器

可置數(shù)移位寄存器既可以實(shí)現(xiàn)串入并出，也可以實(shí)現(xiàn)并入串出。其功能如表46所示。

4.4時(shí)序電路的分類(lèi)與功能描述

4.4.1時(shí)序電路的分類(lèi)

1.電路結(jié)構(gòu)時(shí)序邏輯電路的結(jié)構(gòu)框圖如圖4-27所示。其中，X=(x0，x1，…，xn-1)為外部輸入信號(hào)；Q=(q0，q1，…，qj-1)為存儲(chǔ)電路的狀態(tài)輸出，也是組合邏輯電路的內(nèi)部輸入；Z=(z0，z1，…，zm-1)為外部輸出信號(hào)；Y=(y0，y1，…，yk-1)為存儲(chǔ)電路的激勵(lì)信號(hào)，也是組合邏輯電路的內(nèi)部輸出。

圖4-27時(shí)序邏輯電路結(jié)構(gòu)

四組信號(hào)之間的邏輯關(guān)系可用以下三個(gè)方程組來(lái)描述：

(1)輸出方程Z=F(X，Q)，即zm=fm(x0，…，xn-1，qq0，…，qj-1)。

(2)激勵(lì)方程Y=G(X，Q)，即ym=gm(x0，…，xn-1，q0，…，qj-1)。

(3)狀態(tài)方程Qn+1=H(Y，Q)，即qm=hm(y0，…，yk-1，q0，…，qj-1)。

2.同步時(shí)序和異步時(shí)序

時(shí)序電路按狀態(tài)變化的特點(diǎn)可分為同步時(shí)序電路和異步時(shí)序電路。在同步時(shí)序電路中，電路狀態(tài)的變化在同一個(gè)時(shí)鐘脈沖的作用下發(fā)生，即各觸發(fā)器狀態(tài)的轉(zhuǎn)換同時(shí)完成；在異步時(shí)序電路中，不使用同一個(gè)時(shí)鐘脈沖，即各觸發(fā)器狀態(tài)的轉(zhuǎn)換不是同時(shí)進(jìn)行的。

3.米里型和摩爾型

輸出與現(xiàn)態(tài)和輸入都有關(guān)的時(shí)序電路稱(chēng)為米里(Mealy)型時(shí)序電路，如圖4-28(a)所示，它是經(jīng)典的時(shí)序電路結(jié)構(gòu)。米里型是當(dāng)前輸入與現(xiàn)態(tài)進(jìn)行組合邏輯，只要輸入變化或現(xiàn)態(tài)變化，其輸出就可能發(fā)生變化。

輸出僅與現(xiàn)態(tài)有關(guān)的時(shí)序電路稱(chēng)為摩爾(Moore)型時(shí)序電路，如圖4-28(b)所示，輸出的變化僅在狀態(tài)變化時(shí)發(fā)生。其輸出方程為Z=F(Q)，Z

是狀態(tài)的組合輸出。

圖4-28米里型和摩爾型結(jié)構(gòu)

4.4.2時(shí)序電路的功能描述

1.狀態(tài)圖

狀態(tài)圖以圖形的方式來(lái)描述時(shí)序電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。對(duì)于n個(gè)狀態(tài)變量可以組成2n

個(gè)不同的狀態(tài)，每個(gè)狀態(tài)用圓圈表示，帶箭頭的指向線(xiàn)表示狀態(tài)轉(zhuǎn)移方向，轉(zhuǎn)移線(xiàn)上標(biāo)明發(fā)生該轉(zhuǎn)移的條件。在米里型時(shí)序電路中，外部輸出在轉(zhuǎn)移條件中給出，如圖4-29(a)所示；在摩爾型時(shí)序電路中，外部輸出在圓圈內(nèi)指明，如圖4-29(b)所示。

圖4-29時(shí)序電路狀態(tài)圖

2.狀態(tài)表

狀態(tài)表用列表的方式來(lái)描述時(shí)序電路的輸出Z、次態(tài)Qn+1

和外部輸入

X、現(xiàn)態(tài)

Q

之間的邏輯關(guān)系。對(duì)于只有時(shí)鐘輸入的時(shí)序電路，狀態(tài)表只描述現(xiàn)態(tài)和次態(tài)之間的關(guān)系。

如圖4-30(a)所示的米里型電路的狀態(tài)表，該狀態(tài)表采用現(xiàn)態(tài)Q

為行，輸入X為列，表格中內(nèi)容表示次態(tài)Qn+1

和輸出Z，兩者中間采用“/”分隔。

圖4-30(b)所示為摩爾型電路的狀態(tài)表，由于輸出Z

與輸入X無(wú)關(guān)，僅與現(xiàn)狀Q

有關(guān)，故將輸出Z單獨(dú)作為一列，僅描述與現(xiàn)態(tài)Q

之間的關(guān)系。

圖4-30時(shí)序電路狀態(tài)表

3.邏輯方程式

邏輯方程式有三個(gè)方程：輸出方程Z=F(X，Q)、激勵(lì)方程Y=G(X，Q)、狀態(tài)方程Qn+1=H(X，Q)。

米里型電路的三個(gè)方程全部采用組合XQ的最小項(xiàng)表達(dá)式來(lái)描述。摩爾型電路的狀態(tài)方程采用XQ的最小項(xiàng)標(biāo)準(zhǔn)表達(dá)式來(lái)描述，輸出方程只需要采用Q

的最小項(xiàng)標(biāo)準(zhǔn)表達(dá)式來(lái)描述。

4.時(shí)序圖

時(shí)序圖即為時(shí)序電路的工作波形圖，它以波形的形式描述時(shí)序電路的內(nèi)部狀態(tài)Q

和外部輸出Z

隨輸入信號(hào)X

變化的規(guī)律。

5.HDL描述

模塊內(nèi)部含有兩個(gè)部分，即輸出組合邏輯和狀態(tài)轉(zhuǎn)移邏輯，觸發(fā)條件為CP的上升沿。

6.自啟動(dòng)

無(wú)論時(shí)序電路處理什么初始狀態(tài)，都會(huì)自動(dòng)經(jīng)過(guò)有限次的跳變后最終進(jìn)入設(shè)定的狀態(tài)中，這種功能稱(chēng)為自啟動(dòng)。

如果時(shí)序電路不能自啟動(dòng)，則需要采取措施加以解決。一種方法通過(guò)修改邏輯設(shè)計(jì)來(lái)解決；另一種解決辦法是在電路開(kāi)始工作時(shí)，通過(guò)復(fù)位信號(hào)將電路的狀態(tài)置成某一個(gè)有效狀態(tài)，也稱(chēng)為初始化。

【例4.4.1】

如圖4-31所示的電路結(jié)構(gòu)，外部輸入為RST、X1

和X0，輸出為Z，內(nèi)部有兩個(gè)D觸發(fā)器，輸出分別為Q1

和Q0。圖4-31例4.4.1的電路結(jié)構(gòu)

該電路可以實(shí)現(xiàn)兩種時(shí)序電路，一種是米里型電路，另一種是摩爾型電路。兩種電路的狀態(tài)圖如圖4-32所示。

試給出相應(yīng)的狀態(tài)表、邏輯方程式和HDL代碼。圖4-32例4.4.1的狀態(tài)圖

解(1)米里型電路。

根據(jù)所給出的狀態(tài)圖可以列出如表4-7所示的狀態(tài)表。

電路的三個(gè)方程全部采用組合

X1X0Q1Q0

的最小項(xiàng)表達(dá)式來(lái)描述，即

對(duì)于

D觸發(fā)器來(lái)說(shuō)，其特征方程為Qn+1=D，激勵(lì)方程為

(2)摩爾型電路。

根據(jù)所給出的狀態(tài)圖可以列出如表4-8所示的狀態(tài)表。

4.5同步時(shí)序電路的分析與設(shè)計(jì)

4.5.1同步時(shí)序電路的分析

1.觸發(fā)器描述的電路同步時(shí)序電路的分析過(guò)程一般按以下步驟進(jìn)行：

(1)根據(jù)邏輯圖求出時(shí)序電路的輸出方程和各觸發(fā)器的激勵(lì)方程。

(2)根據(jù)已求出的激勵(lì)方程和所用觸發(fā)器的特征方程獲得時(shí)序電路的狀態(tài)方程。

(3)根據(jù)時(shí)序電路的狀態(tài)方程和輸出方程建立狀態(tài)表。

(4)根據(jù)狀態(tài)表畫(huà)出狀態(tài)圖。

(5)確定初始狀態(tài)和輸入波形，根據(jù)狀態(tài)表畫(huà)出波形圖。

(6)分析電路的邏輯功能。

【例4.5.1】

有三個(gè)LED的控制電路圖如圖4-33所示，分析該同步時(shí)序電路的邏輯功能。圖4-33例4.5.1的邏輯電路圖

解(1)激勵(lì)方程：

(2)狀態(tài)方程：

(3)列出狀態(tài)表。

該電路為摩爾型時(shí)序電路?？捎蔂顟B(tài)方程列出該電路的狀態(tài)表，如表4-9所示。

(4)列出狀態(tài)圖。

由狀態(tài)表可得如圖4-34(a)所示的狀態(tài)圖。圖中的110、101、011這三個(gè)狀態(tài)構(gòu)成了閉合回路(環(huán))。電路正常工作時(shí)，狀態(tài)總是在這個(gè)環(huán)中按這個(gè)序列循環(huán)變化。因此，將處于環(huán)中的狀態(tài)稱(chēng)為有效狀態(tài)，將未在環(huán)內(nèi)的狀態(tài)稱(chēng)為無(wú)效狀態(tài)或多余狀態(tài)。若在一個(gè)時(shí)序電路中所有的無(wú)效狀態(tài)都能通向有效狀態(tài)，則稱(chēng)該時(shí)序電路具有自啟動(dòng)能力。

(5)畫(huà)波形圖。

根據(jù)狀態(tài)圖中的有效狀態(tài)畫(huà)出波形圖，如圖4-34(b)所示。由波形圖可以看出，當(dāng)電路正常工作時(shí)，各輸出端依次出現(xiàn)負(fù)脈沖，其脈沖寬度等于CP的周期T，循環(huán)周期為3T。

圖4-34例4.5.1的狀態(tài)圖及波形圖

(6)邏輯功能分析。

從以上分析可以看出，該電路在CP脈沖作用下，把寬度為

T

的負(fù)脈沖以三次分配給Q0、Q1

和Q2

各端，因此，該電路是一個(gè)脈沖分配器。

由狀態(tài)圖和波形圖可以看出，該電路每經(jīng)過(guò)三個(gè)時(shí)鐘周期循環(huán)一次，并且具有自啟動(dòng)能力。

三個(gè)LED輪流發(fā)光，發(fā)光周期為3T，這種輪流點(diǎn)亮的燈也稱(chēng)為跑馬燈。

2.HDL描述的電路

同步時(shí)序電路的分析過(guò)程一般按以下步驟進(jìn)行：

(1)根據(jù)語(yǔ)句找出時(shí)序電路的輸入、輸出和狀態(tài)。

(2)分析語(yǔ)句的含義，初步給出部分功能。

(3)列出狀態(tài)圖或狀態(tài)表。

(4)分析電路的邏輯功能。

【例4.5.2】

圖4-35所示的電路是一個(gè)三燈顯示控制電路?？刂齐娐返腍DL代碼如下：

分析該邏輯電路的功能。圖4-35例4.5.2的電路結(jié)構(gòu)

解(1)確定輸入、輸出和狀態(tài)。

輸入CP上升沿有效，Z

為3位輸出，Q

為二位狀態(tài)量，最多4個(gè)狀態(tài)。

(2)語(yǔ)句分析。

由always@(posedgeCP)可以看出：觸發(fā)時(shí)刻為CP上升沿。

由過(guò)程中賦值語(yǔ)句

Q<=Q+1可知電路使用所有狀態(tài)，故狀態(tài)為00、01、10、11。

由case(Q)語(yǔ)句可以看出：狀態(tài)為0時(shí)輸出為110，此時(shí)只有D0亮；狀態(tài)為1時(shí)輸出101，此時(shí)只有D1

亮；狀態(tài)為2時(shí)輸出011，此時(shí)只有D2亮；狀態(tài)為3時(shí)輸出101，此時(shí)只有D1

亮。

(3)狀態(tài)圖。

該狀態(tài)圖如圖4-36所示，從圖中可以看出模塊是一個(gè)4狀態(tài)循環(huán)亮燈控制器，其變換規(guī)律是往返亮燈，即◎○○→○◎○→○○◎→○◎○→◎○○→…圖4-36例4.5.2的狀態(tài)圖

4.5.2同步時(shí)序電路的設(shè)計(jì)

狀態(tài)圖是同步時(shí)序電路設(shè)計(jì)的前提。

1.采用

D觸發(fā)器設(shè)計(jì)邏輯電路時(shí)

(1)根據(jù)狀態(tài)圖畫(huà)出狀態(tài)表，同時(shí)對(duì)無(wú)關(guān)狀態(tài)進(jìn)行處理以保證系統(tǒng)的自啟動(dòng)性。

(2)根據(jù)狀態(tài)表列出狀態(tài)方程和輸出方程的最小項(xiàng)表達(dá)式，邏輯變量為

X和Q

的組合。

(3)列出激勵(lì)方程，并畫(huà)出邏輯電路圖。

2.采用HDL描述時(shí)

(1)根據(jù)狀態(tài)圖畫(huà)出狀態(tài)表，同時(shí)對(duì)無(wú)關(guān)狀態(tài)進(jìn)行處理以保證系統(tǒng)的自啟動(dòng)性。

(2)采用always和case/if語(yǔ)句直接對(duì)狀態(tài)和輸出進(jìn)行賦值。

【例4.5.3】

某邏輯電路的狀態(tài)轉(zhuǎn)移如圖4-37所示，試采用D觸發(fā)器和HDL兩種方式描述電路。圖4-37例4.5.3的狀態(tài)轉(zhuǎn)移圖

解(1)采用D觸發(fā)器描述。

①

列出狀態(tài)表，如表4-10所示。

由表4-10的狀態(tài)表可知系統(tǒng)中存在無(wú)關(guān)狀態(tài)，需要自啟動(dòng)處理。

為了保證電路的自啟動(dòng)，需要確定真值表的某些無(wú)關(guān)項(xiàng)的值。采用集成觸發(fā)器實(shí)現(xiàn)時(shí)，無(wú)關(guān)項(xiàng)的次態(tài)取值最好與相鄰項(xiàng)的取值相同，其狀態(tài)表修改如表4-11所示。

②

列狀態(tài)方程：

③

列激勵(lì)方程，并畫(huà)出邏輯電路。

采用D觸發(fā)器時(shí)激勵(lì)方程為

邏輯電路如圖4-38所示。圖4-38例4.5.3的D觸發(fā)器邏輯電路

(2)采用HDL描述。

①

列出狀態(tài)表，如表4-11所示。其中無(wú)關(guān)項(xiàng)的次態(tài)值只要取有效態(tài)之一即可，假定取值為0。

②HDL描述：

仿真波形如圖4-39所示，其中Q

為3位二進(jìn)制數(shù)。

圖4-39例4.5.3的仿真波形

4.6計(jì)

數(shù)

器

計(jì)數(shù)器的主要功能是累計(jì)輸入脈沖的個(gè)數(shù)。它是一個(gè)周期性的時(shí)序電路，其狀態(tài)轉(zhuǎn)移如圖4-40(a)所示，其中含有一個(gè)閉合環(huán)。閉合環(huán)循環(huán)一次所需要的時(shí)鐘個(gè)數(shù)

M

稱(chēng)為模。計(jì)數(shù)器的典型電路邏輯符號(hào)如圖4-40(b)所示，其中，RST為異步清零信號(hào)，OC為進(jìn)位標(biāo)志信號(hào)，CP為計(jì)數(shù)時(shí)鐘，Q

為計(jì)數(shù)輸出。

圖4-40模M的計(jì)數(shù)器

4.6.1模M二進(jìn)制計(jì)數(shù)器

模

M

二進(jìn)制計(jì)數(shù)器由M

個(gè)狀態(tài)構(gòu)成，它由n=lbM個(gè)觸發(fā)器構(gòu)成，即2n-1<M<2n

。對(duì)于可逆模

M

二進(jìn)制計(jì)數(shù)器，由于有效狀態(tài)數(shù)小于2n，所以常規(guī)的模

M

計(jì)數(shù)器狀態(tài)取0~M-1共

M

個(gè)有效狀態(tài)。

1.模M加法計(jì)數(shù)器

模

M

加法計(jì)數(shù)器采用n

個(gè)觸發(fā)器，計(jì)數(shù)狀態(tài)

Q

的值從0加至

M-1，當(dāng)計(jì)到

M-1時(shí)，進(jìn)位標(biāo)志輸出OC為1。

該計(jì)數(shù)器有狀態(tài)轉(zhuǎn)移圖和狀態(tài)轉(zhuǎn)移表如圖4-41所示。

圖4-41模M加法計(jì)數(shù)器

圖4-41模M加法計(jì)數(shù)器

2.模

M

減法計(jì)數(shù)器

模

M

減法計(jì)數(shù)器采用n

個(gè)觸發(fā)器，計(jì)數(shù)狀態(tài)Q

的值從M-1減至0，當(dāng)計(jì)到0時(shí)，借位標(biāo)志輸出OC為1。

該計(jì)數(shù)器有狀態(tài)轉(zhuǎn)移圖和狀態(tài)轉(zhuǎn)移表如圖4-42所示。

圖4-42模M減法計(jì)數(shù)器

圖4-42模M減法計(jì)數(shù)器

3.示例

【例4.6.1】

設(shè)計(jì)一個(gè)模12的加法計(jì)數(shù)器，計(jì)至最后一個(gè)數(shù)時(shí)產(chǎn)生高電平，其他數(shù)時(shí)為低電平。給出該計(jì)數(shù)器的HDL代碼及仿真波形。

解

根據(jù)計(jì)數(shù)器基本原理可知，模12的計(jì)數(shù)器有12個(gè)狀態(tài)，假定為0~11，僅當(dāng)狀態(tài)值為11時(shí)才輸出高電平。根據(jù)分析可以給出如圖4-43所示的狀態(tài)圖。

圖4-43例4.6.1的狀態(tài)圖

根據(jù)狀態(tài)圖，結(jié)合加法計(jì)數(shù)器的模板，電路的HDL代碼如下：

仿真HDL代碼如下：

仿真波形如圖4-44所示，其中Q為十進(jìn)制數(shù)。圖4-44例4.6.1仿真波形

【例4.6.2】

設(shè)計(jì)一個(gè)計(jì)數(shù)可控的模4的加法計(jì)數(shù)器，當(dāng)控制信號(hào)為高電平時(shí)計(jì)數(shù)器工作，為低電平時(shí)計(jì)數(shù)器保持當(dāng)前計(jì)數(shù)值。給出該計(jì)數(shù)器的HDL代碼及仿真波形。

解

根據(jù)計(jì)數(shù)器基本原理可知，模4的計(jì)數(shù)器有4個(gè)狀態(tài)0~3。當(dāng)控制信號(hào)

T=1時(shí)計(jì)數(shù)，T=0時(shí)保持。根據(jù)分析可以給出如圖4-45所示的狀態(tài)圖。

圖4-45例4.6.2的狀態(tài)圖

根據(jù)狀態(tài)圖，結(jié)合加法計(jì)數(shù)器的模板，電路的HDL代碼如下：

仿真代碼如下：

功能仿真波形如圖4-46所示。圖4-46例4.6.2的仿真波形

4.6.2十進(jìn)制計(jì)數(shù)器

十進(jìn)制計(jì)數(shù)器如圖4-47所示。十進(jìn)制計(jì)數(shù)是按十進(jìn)制數(shù)位(digit)進(jìn)行，每位Qi只采用0~9這十個(gè)數(shù)字，即每位由4個(gè)二進(jìn)制位(bit)構(gòu)成。當(dāng)十進(jìn)制計(jì)數(shù)達(dá)到規(guī)定值時(shí)重新進(jìn)行下一輪計(jì)數(shù)，需要置數(shù)操作，即把預(yù)定的數(shù)Di

賦給Qi。圖4-47十進(jìn)制計(jì)數(shù)器

十進(jìn)制計(jì)數(shù)器由多個(gè)位計(jì)數(shù)器級(jí)聯(lián)構(gòu)成，如圖4-48所示。每個(gè)位計(jì)數(shù)器是模10的二進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)值只能為0~9。計(jì)數(shù)時(shí)，僅當(dāng)前級(jí)位計(jì)數(shù)器產(chǎn)生進(jìn)位時(shí)后級(jí)位計(jì)數(shù)器才計(jì)數(shù)一次。當(dāng)所有位計(jì)數(shù)到達(dá)規(guī)定的數(shù)值時(shí)產(chǎn)生進(jìn)位，下一時(shí)鐘進(jìn)行置數(shù)操作，因此每個(gè)位計(jì)數(shù)器也要有置數(shù)功能。

圖4-48十進(jìn)制計(jì)數(shù)器內(nèi)部結(jié)構(gòu)

1.十進(jìn)制位計(jì)數(shù)器

十進(jìn)制位計(jì)數(shù)器用來(lái)產(chǎn)生十進(jìn)制數(shù)中的每位值。位計(jì)數(shù)器是否計(jì)數(shù)取決于低位的位計(jì)數(shù)器是否產(chǎn)生進(jìn)