什么是FPGA原型驗(yàn)證？如何用FPGA對(duì)ASIC進(jìn)行原型驗(yàn)證

久違的科普整理欄目回來(lái)了，去年年底結(jié)束的KCAD上，本土的EDA企業(yè)

數(shù)量又增多了。這一期，我們就來(lái)聊一聊EDA相關(guān)的FPGA原型驗(yàn)證。

如果大家有什么想了解的內(nèi)容，可以在后臺(tái)曾言，我們會(huì)盡力去整理、編

撰相應(yīng)的短文，與大家分享獲得的知識(shí)點(diǎn)。

什么是FPGA原型驗(yàn)證？

EDA工具的使用主要分為設(shè)計(jì)、驗(yàn)證和制造三大類(lèi)。驗(yàn)證工作貫穿整個(gè)芯片

設(shè)計(jì)流程，可以說(shuō)芯片的驗(yàn)證階段占據(jù)了整個(gè)芯片開(kāi)發(fā)的大部分時(shí)間。從芯片

需求定義、功能設(shè)計(jì)開(kāi)發(fā)到物理實(shí)現(xiàn)制造，每個(gè)環(huán)節(jié)都需要進(jìn)行大量的驗(yàn)證。

大規(guī)模集成電路設(shè)計(jì)復(fù)雜性的提升,使芯片驗(yàn)證面臨資金與時(shí)間的巨大挑

戰(zhàn)。早期正發(fā)置想驗(yàn)證芯片的設(shè)計(jì)是否符合預(yù)設(shè)，只有等待漫長(zhǎng)的模擬結(jié)果，

或是等待流片成果。時(shí)間成本和經(jīng)濟(jì)成本都較高。

現(xiàn)如今驗(yàn)證方法也越來(lái)越多，例如：邏輯仿真（功能驗(yàn)證），形式驗(yàn)證，

原型驗(yàn)證。功能驗(yàn)證基于軟件，驗(yàn)證成本較低，臉證環(huán)境方便，但性能較差；

形式驗(yàn)證為靜態(tài)驗(yàn)證方式，但不可仿真DUT的一些動(dòng)態(tài)行為。

而開(kāi)發(fā)者即可通過(guò)用FPGA板拼湊出有效的流程來(lái)對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證，F(xiàn)PGA原

型驗(yàn)證這一解決方案就此應(yīng)運(yùn)而生。

FPGA原型設(shè)計(jì)是一種成熟的技術(shù)，用于通過(guò)將RTL移植到現(xiàn)場(chǎng)可編程門(mén)陣

列（FPGA）來(lái)驗(yàn)證專(zhuān)門(mén)應(yīng)用的集成電路（蛉￡）,專(zhuān)用標(biāo)準(zhǔn)產(chǎn)品（ASSP）和片

上系統(tǒng)（SoC）的功能和性能。

FPGA原型驗(yàn)證，是SoC基于FPGA的一種驗(yàn)證方式，一般是在前端RTL設(shè)計(jì)

和RTL仿真之后。FPGA和ASIC前端代碼都是基于VerilogHDL開(kāi)發(fā)的，所以

ASIC代碼理論上是可以在FPGA平臺(tái)上跑起來(lái)的，在流片之前，盡可能的去確

定芯片功能的正確性的一種驗(yàn)證方式。

FPGA的應(yīng)用范圍廣泛，且基于FPGA可以反復(fù)擦寫(xiě)，使用的語(yǔ)言和ASIC設(shè)

計(jì)都是一樣的，因而被當(dāng)作一種性?xún)r(jià)比優(yōu)越的芯片驗(yàn)證基礎(chǔ)設(shè)施。FPGA原理驗(yàn)

證已是當(dāng)前原型驗(yàn)證的主流且成熟的芯片驗(yàn)證方法。

FPGA原型在數(shù)字芯片設(shè)計(jì)中非常重要，因?yàn)橄啾扔梅抡嫫?或者加速器等

來(lái)跑仿真，F(xiàn)PGA的運(yùn)行速度，更接近真實(shí)芯片，可以配合軟件開(kāi)發(fā)者來(lái)進(jìn)行底

層軟件的開(kāi)發(fā)。這一流片前的軟硬件的協(xié)同開(kāi)發(fā)，是其最不可替代的地方。

為什么要做原型驗(yàn)證

1、在流片之前，盡可能還原芯片真實(shí)使用場(chǎng)景，達(dá)到充分驗(yàn)證芯片功能的

目的，確保功能模塊的可靠性和穩(wěn)定性，評(píng)估其性能；

2、可以縮短芯片類(lèi)產(chǎn)品上市的時(shí)間，也可以給有需求的客戶(hù)演示，開(kāi)始預(yù)

售；

3、原型驗(yàn)證可以降低成本，在芯片原型驗(yàn)證這個(gè)階段，改代碼相對(duì)容易很

多，可以節(jié)省大量成本；也可以給軟件設(shè)計(jì)人員提供驗(yàn)證平臺(tái)。

原型驗(yàn)證的原則

1、在芯片設(shè)計(jì)中，F(xiàn)PGA所有工作都是為芯片服務(wù)的；

2、在芯片設(shè)計(jì)中，芯片的邏輯規(guī)模遠(yuǎn)大于FPGA設(shè)計(jì)邏輯。一般FPGA原型

驗(yàn)證都選用資源邏輯相對(duì)多的FPGA芯片，同時(shí)一要對(duì)芯片邏輯進(jìn)行正確的分

割；

3、在芯片設(shè)計(jì)中，芯片的主頻遠(yuǎn)高于FPGA立臺(tái)上的時(shí)鐘。在原型驗(yàn)證過(guò)

程中，一定要做的就是降低主頻。

用FPGA對(duì)ASIC進(jìn)行原型驗(yàn)證

ASICfFPGA原型步驟：

1.FPGA選型

需考慮：容量（純邏輯容量，存儲(chǔ)容量，皿單元容量等）、內(nèi)置IP（時(shí)

鐘，存儲(chǔ)控制，CPU等硬核）、接且（普通接口與專(zhuān)用高速接口）、速度（資

源占用率在50%左右時(shí)的速度，一般被用來(lái)評(píng)估原型）

2.做板或者購(gòu)買(mǎi)原型板

需考慮：信號(hào)完整性,電遮問(wèn)題，時(shí)鐘問(wèn)題，可擴(kuò)展性等

3.將ASIC設(shè)計(jì)轉(zhuǎn)換裝入FPGA

以下內(nèi)容需要修改:

Top-levelpadsInstantiationsofSoCpadswillnotbeunderstood

bytheFPGAtoolflow.

Gate-levelnetlistsThedesignisnotavailableinRTLform,butonly

asamappednetlistofSoClibrarycells.These

willnotbeunderstoodbytheFPGAtoolflow.

SoCcellinstantiationsLeafcellsfromtheSoClibraryareinstantiated

intotheRTL.forwhateverreason,andtheywill

alsonotbeunderstoodbytheFPGAtoolflow.

SoCmemoriesInstantiationsofSoCmemorywillnotbe

understoodbytheFPGAtoolflow.

SoC-specificIPFromsimpleDesignWaremacrosuptofullCPU

sub-systems,ifthesourceRTLfortheIPisnot

availablethenwewillneedtoinsertan

equivalent.

BISTBuilt-inselftest(BIST)andothertest-related

circuitryismostlyinferredduringtheSoCflow

butsomeisalsoinstantiateddirectlyintotheRIL.

Thisisnotrequiredfortheprototypeandmaynot

beunderstocxlbythetools.

GatedclocksAswithBIST,clockgatingcanbeinferredby

SoCtoolsbutisoftenwrittendirectlyintothe

RTL.Thisgenerallyoverflowstheclock

resourcesavailableintheFPGAs.

ComplexgeneratedAswithgatedclocks,generatedclocksmight

clocksrequiresimplificationorotherwisehandlingin

ordertofitintotheFPGA.爐弓。。匚垃療

4.調(diào)試啟動(dòng)FPGA原型

成本

FPGA是批量生產(chǎn)的芯片，具有競(jìng)爭(zhēng)力的價(jià)格。許多公司將它們集成到現(xiàn)成

（OTS）原型板上，盡管一些公司更喜歡建立自己的原型印刷電路板

（PCB）o

基礎(chǔ)設(shè)施

兩家主要FPGA供應(yīng)商（原型設(shè)計(jì)市場(chǎng)領(lǐng)導(dǎo)者Xilinx及其競(jìng)爭(zhēng)對(duì)手

Altera）都提供了廣泛的工具來(lái)支持他們的產(chǎn)品。他們還與主要的EDA供應(yīng)商

建立了聯(lián)盟，這些供應(yīng)商為軟件套件提供了增強(qiáng)的FPGA原型設(shè)計(jì)。

其他OTS主板供應(yīng)商也與這些和其他工具供應(yīng)商以及他們自己的軟件有合

作關(guān)系。

可移植性

FPGA板可以在與最終SoC相同的嘈雜環(huán)境中進(jìn)行測(cè)試。這對(duì)于打算用于便

攜式消費(fèi)設(shè)備以及工業(yè),通信基礎(chǔ)設(shè)施,醫(yī)療和軍事/航空航天市場(chǎng)的產(chǎn)品有

益。

可用性

FPGA原型的成本相對(duì)較低意味著公司通?？梢詷?gòu)建其中的兒個(gè)，這加速了

硬件驗(yàn)證，軟件開(kāi)發(fā)，硬件/軟件協(xié)同驗(yàn)證和軟件驗(yàn)證。每個(gè)團(tuán)隊(duì)都可以有自己

的原型。

FPGA原型驗(yàn)證的缺陷

-編譯時(shí)間比較長(zhǎng)

-debug方式不是特別成熟

FPGA原型驗(yàn)證面臨的技術(shù)挑戰(zhàn)

分區(qū)

大型設(shè)計(jì)可能需要在多個(gè)FPGA之間進(jìn)行分離（分區(qū)）以實(shí)現(xiàn)所需的門(mén)控容

量。這項(xiàng)任務(wù)通常被認(rèn)為是FPGA原型設(shè)計(jì)的最大挑戰(zhàn)。

分區(qū)過(guò)程本身很可能是一個(gè)棘手的迭代過(guò)程，涉及將設(shè)計(jì)映射到設(shè)備的眾

多判斷調(diào)用，以及從RTL或軟件中的實(shí)際錯(cuò)誤中過(guò)濾出并糾正映射錯(cuò)誤。

手動(dòng)干預(yù)

FPGA原型設(shè)計(jì)可能需要幾種類(lèi)型的手動(dòng)干預(yù)。

由于原始設(shè)計(jì)RTL被轉(zhuǎn)換為FPGA綜合和布局工具所需的硬件描述語(yǔ)言

（HDL）,因此即使工具己經(jīng)實(shí)現(xiàn)了大部分翻譯的自動(dòng)化，也可能需耍一些手動(dòng)

編碼才能使原型工作。

映射的各個(gè)方面都面臨著挑戰(zhàn)。FPGA上的時(shí)鐘樹(shù)路由（特別是原始設(shè)計(jì)具

有門(mén)控時(shí)鐘的地方）非常困難。如果允許關(guān)鍵路經(jīng)通過(guò)緩慢的芯片到芯片到芯

片路徑運(yùn)行，原型性能將會(huì)受到影響。原創(chuàng)中的內(nèi)存和加密塊也會(huì)帶來(lái)重大困

難。

調(diào)試可見(jiàn)性

可用的可見(jiàn)性往往局限于單個(gè)FPGA,這使得跨多個(gè)FPGA映射的設(shè)計(jì)使調(diào)試

可見(jiàn)性變得更加困難。

編譯時(shí)間

編譯FPGA原型如昊產(chǎn)生錯(cuò)誤，修復(fù)錯(cuò)誤后，需要從頭開(kāi)始重新編譯。這會(huì)

造成很?chē)?yán)重的延誤。

容量限制和性能要求

對(duì)于大型的設(shè)計(jì)（大于2千萬(wàn)等效ASIC門(mén)），一塊FPGA往往容納不下，此

時(shí)必須將多塊FPGA互聯(lián)才能驗(yàn)證整個(gè)設(shè)計(jì)，在這種情況下，就需要對(duì)大型的設(shè)

計(jì)進(jìn)行Partition即分割。Partition引入了新的問(wèn)題，而這些問(wèn)題其實(shí)在芯

片中并不存在，很多時(shí)候耗費(fèi)很多人力去實(shí)現(xiàn)一個(gè)可用的Partition方案，僅

僅是受限于FPGA的容量而不得已的處理辦法。Partition引入的最大問(wèn)題是對(duì)

I/O的需求激增。另一個(gè)方面，由于在SoC原型驗(yàn)證中模塊常常會(huì)增減，導(dǎo)致

需要頻繁的改動(dòng)Partition方案，如果手動(dòng)去處理，則需要花費(fèi)很多精力才能

得到一個(gè)上文提到可用但折中的方案。此外，處理大量的Cgs-FPGA信號(hào)非常

容易出錯(cuò)，所以對(duì)于大型的SoCFPGA原型驗(yàn)證，必須采用自動(dòng)化的工具去完成

Partition,這對(duì)EDA工具而言亦是全新的挑戰(zhàn)。

迭代速度

由于SoC芯片的設(shè)計(jì)頻率很高，為了讓原型驗(yàn)證平臺(tái)盡可能和SoC芯片性

能接近，開(kāi)發(fā)者期望讓FPGA原型平臺(tái)運(yùn)行在盡可能高的頻率上，但是由于SoC

的RTL代碼是為芯片實(shí)現(xiàn)設(shè)計(jì)，大量深層次組合邏輯的存在，導(dǎo)致了SoCRTL

代碼在FPGA上實(shí)現(xiàn)時(shí)時(shí)序收斂困難。

可觀(guān)測(cè)性

FPGA也是芯片產(chǎn)品，所以?xún)?nèi)部的信號(hào)無(wú)法直接觀(guān)測(cè)。通常需要借助于FPGA

的Debug工具在生成Bit文件前選取要觀(guān)察的信號(hào)。當(dāng)Bit文件加載運(yùn)行時(shí)，

必須通過(guò)配套的Debug工具觀(guān)察指定的信號(hào)波形，但是受限于BlockRAM的容

量以及信號(hào)優(yōu)化等原因，如此調(diào)試的效率比較低。

FPGA原型驗(yàn)證平臺(tái)的分類(lèi)與選擇

FPGA原型驗(yàn)證平臺(tái)基本可以分為兩大類(lèi)，自研的原型驗(yàn)證平臺(tái)和商業(yè)的原

型驗(yàn)證平臺(tái)。而這種選擇則基于自身項(xiàng)目決定。

自研的原型驗(yàn)證平臺(tái)

一些公司會(huì)選擇使用自研，因?yàn)樗鼈儍?nèi)部就有硬件設(shè)計(jì)部門(mén)，所以會(huì)直接

從Xilinx或者從Int或采購(gòu)FPGA,自行設(shè)計(jì)研制的FPGA平臺(tái)。由于同屬一個(gè)

體系，針對(duì)新的項(xiàng)目或者新的原型驗(yàn)證平臺(tái)需求，能夠快速進(jìn)行實(shí)現(xiàn)平臺(tái)更新

或者重新設(shè)計(jì)，并且可以定制化一些特殊的接口來(lái)滿(mǎn)足自己芯片的某些特殊應(yīng)

用。

商業(yè)的原型驗(yàn)證平臺(tái)

國(guó)微思爾芯-S2c

S2c公司是一家國(guó)內(nèi)的FPGA快速原型驗(yàn)證解決方案供應(yīng)商，他提供豐富種

類(lèi)的FPGA原型驗(yàn)證硬件平臺(tái)。芯神瞳邏輯矩陣LogicMatrix(LX)是國(guó)微思

爾芯結(jié)合多年的原型驗(yàn)證產(chǎn)品經(jīng)驗(yàn)，與當(dāng)前高端分割、互聯(lián)技術(shù)相結(jié)合所推出

的高密原型驗(yàn)證平臺(tái)。芯神瞳邏輯矩陣LX每個(gè)平臺(tái)均配備了8顆FPGA,LX1

選用的是賽靈思(Xilinx)的VirtexUltraScaleVU440,LX2選用的是

VirtexUltraScale+VU19P,并且都能搭配使用芯神瞳自動(dòng)原型編譯軟件、深

度調(diào)試套件、協(xié)同仿真套件、以及外置應(yīng)用庫(kù)來(lái)快速搭建原型驗(yàn)證環(huán)境。除了

硬件平臺(tái)，S2c還提供了Prodigy系列軟件。其中PlayerPro能提供基于網(wǎng)表

(EDIF)的自動(dòng)分割功能。

?高性能高密多核硬件

?自動(dòng)設(shè)計(jì)分割

?深度調(diào)試系統(tǒng)

?豐富的接口庫(kù)

Test/Application

Software

ProtoBridgePlayerPro

協(xié)同仿真套件自動(dòng)原型編譯軟件

設(shè)計(jì)規(guī)模運(yùn)行速度

Runtimespeed

在線(xiàn)調(diào)試能力

In-CircuitTestingCcrnpilatiDn

調(diào)試能力

DebugVisit

AffordabilityReusability蹌下與白

Synopsys公司的HAPS系列

HAPS是Synopsys公司推出的FPGA原型驗(yàn)證平臺(tái)，該平臺(tái)自2003年第一代

HAPST0起，到目前已經(jīng)發(fā)展到HAPS-100。HAPS原型驗(yàn)證平臺(tái)是一個(gè)集成解決

方案，包含了硬件部分和軟件部分。被廣泛應(yīng)用的HAPS80系列，發(fā)布于2014

年，最大規(guī)模的硬件平臺(tái)HAPS80-S104,內(nèi)含4顆Xilinx的VU440FPGA,及支

持多用戶(hù)模式和多臺(tái)級(jí)聯(lián)（最高可達(dá)64臺(tái)）模式來(lái)滿(mǎn)足不同設(shè)計(jì)的需求。集成

軟件除了提供編譯，綜合等功能，最大的亮點(diǎn)是支持多FPGA和多臺(tái)HAPS的

AutoPartition（自動(dòng)分割），同時(shí)擁有強(qiáng)大的調(diào)試能力,比如DTD（深度跟

蹤調(diào)試）和GSV（全局信號(hào)可見(jiàn)）功能。

Gateway

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Prototyping

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Moreworkload

新思的云原生Web

Cadence公司的Protium系列

Cadence公司在1TCA原型驗(yàn)證平臺(tái)上起步比較晚，2017年嘗試推出了第一

代FPGA原型驗(yàn)證平臺(tái)Protium