重慶電子工程職業(yè)學院15.2時序邏輯電路設計5.2.1觸發(fā)器設計⒈D觸發(fā)器【例5-14】：D觸發(fā)器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff1ISPORT(clk,D:INSTD_LOGIC;--時鐘與數(shù)據(jù)輸入端Q:OUTSTD_LOGIC);--數(shù)據(jù)輸出端ENDdff1;

ARCHITECTURErtlOFdff1ISBEGINPROCESS(clk)BEGINIF(clk'EVENTANDclk='1')THEN--檢測時鐘信號變化Q<=D;

重慶電子工程職業(yè)學院25.2時序邏輯電路設計圖

5-15Ｄ觸發(fā)器電路符號

表5-6D觸發(fā)器的真值表數(shù)據(jù)輸入端時鐘輸入端數(shù)據(jù)輸出端DclkQX0不變X1不變0↑01↑1ENDIF;ENDPROCESS;ENDrtl;

重慶電子工程職業(yè)學院35.2時序邏輯電路設計⒉異步復位D鎖存器【例5-15】：異步復位D鎖存器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff2ISPORT(clk,D,clr:INSTD_LOGIC;--時鐘,數(shù)據(jù)輸入與清零端Q:OUTSTD_LOGIC);ENDdff2;

ARCHITECTURErtlOFdff2ISBEGINPROCESS(clk,clr)BEGINIF(clr='0')THEN--實現(xiàn)復位Q<='0';

重慶電子工程職業(yè)學院45.2時序邏輯電路設計⒊異步復位/置位D鎖存器圖5-17異步

復位/置位D鎖存器ELSIF(clk'EVENTANDclk='1')THENQ<=D;ENDIF;ENDPROCESS;ENDrtl;重慶電子工程職業(yè)學院55.2時序邏輯電路設計⒋JK觸發(fā)器表5-7JK觸發(fā)器的真值表輸入端輸出端PRNCLRCLKJKQQB01XXX1010XXX0100XXXXX11↑010111↑11翻轉(zhuǎn)11↑00Q0NOTQ011↑1010110XXQ0NOTQ0圖5-18JK觸發(fā)器重慶電子工程職業(yè)學院65.2時序邏輯電路設計例5-17】：JK觸發(fā)器的VHDL描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;

ENTITYjkfISPORT(prn,clr,clk,J,K:INSTD_LOGIC;Q,QB:OUTSTD_LOGIC);ENDjkf;

ARCHITECTURErtlOFjkfISSIGNALqs,qbs:STD_LOGIC;BEGINPROCESS(prn,clr,clk,J,K)BEGINIF(prn='0')AND(clr='1')THEN--置位qs<='1';

重慶電子工程職業(yè)學院75.2時序邏輯電路設計

圖5-19JK觸發(fā)器電路的仿真波形qbs<='0';ELSIF(prn='1')AND(clr='0')THEN--復位qs<='0';qbs<='1';ELSIF(clk'EVENTANDclk='1')THENIF(J='0')AND(K='1')THENqs<='0';qbs<='1';ELSIF(J='1')AND(k='0')THENqs<='1';qbs<='0';ELSIF(J='1')AND(K='1')THENqs<=NOTqs;qbs<=NOTqbs;ENDIF;ENDIF;Q<=qs;QB<=qbs;ENDPROCESS;ENDrtl;重慶電子工程職業(yè)學院85.2時序邏輯電路設計5.2.2鎖存器設計【例5-18】：8位寄存器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYregISPORT(D:INSTD_LOGIC_VECTOR(7TO0);clk:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(7TO0));ENDENTITYreg;

ARCHITECTUREartOFregISBEGINPROCESS(clk)ISBEGINIF(clk'EVENTANDclk='1')THENQ<=D;ENDIF;ENDPROCESS;ENDARCHITECTUREart;

重慶電子工程職業(yè)學院95.2時序邏輯電路設計5.2.3移位寄存器設計圖5-208位移位寄存器電路的仿真波形【例5-19】：8位移位寄存器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYshift_regISPORT(data:INSTD_LOGIC_VECTOR(7DOWNTO0);clk:INSTD_LOGIC;shift_left,shift_right:INSTD_LOGIC;reset:INSTD_LOGIC;mode:INSTD_LOGIC_VECTOR(1DOWNTO0);qout:BUFFERSTD_LOGIC_VECTOR(7DOWNTO0));ENDENTITYshift_reg;

重慶電子工程職業(yè)學院105.2時序邏輯電路設計5.2.3移位寄存器設計

ARCHITECTUREartOFshift_regISBEGINPROCESSISBEGINWAITUNTIL(RISING_EDGE(clk));IF(reset='1')THEN--同步復位功能的實現(xiàn)qout<="00000000";ELSECASEmodeISWHEN"01"=>qout<=shift_right&qout(7DOWNTO1);--右移一位WHEN"10"=>qout<=qout(6DOWNTO0)&shift_left;--左移一位WHEN"11"=>qout<=data;--并行輸入WHENOTHERS=>NULL;ENDCASE;ENDIF;ENDPROCESS;ENDARCHITECTUREart;

重慶電子工程職業(yè)學院115.2時序邏輯電路設計5.2.4計數(shù)器設計⒈同步計數(shù)器設計⑴六十進制計數(shù)器圖

5-21六十進制計數(shù)器外部端口示意圖【例5-20】：六十進制計數(shù)器（方法1）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYbcd60countISPORT(clk,bcd1wr,bcd10wr,cin:INSTD_LOGIC;co:OUTSTD_LOGIC;datain:INSTD_LOGIC_VECTOR(3DOWNTO0);bcd1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);bcd10:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDbcd60count;重慶電子工程職業(yè)學院125.2時序邏輯電路設計ARCHITECTURErtlOFbcd60countISSIGNALbcd1n:STD_LOGIC_VECTOR(3DOWNTO0);SIGNALbcd10n:STD_LOGIC_VECTOR(2DOWNTO0);BEGINbcd1<=bcd1n;bcd10<=bcd10n;P1:PROCESS(clk,bcd1wr)--個位數(shù)處理進程BEGINIF(bcd1wr='1')THENbcd1n<=datain;ELSIF(clk'EVENTANDclk='1')THENIF(cin='1')THENIF(bcd1n=9)THENbcd1n<="0000";重慶電子工程職業(yè)學院135.2時序邏輯電路設計P2:PROCESS(clk,bcd10wr)--十位數(shù)處理進程BEGINIF(bcd10wr='1')THENbcd10n<=datain(2DOWNTO0);ELSIF(clk'EVENTANDclk='1')THENIF(cin='1'ANDbcd1n=9)THENIF(bcd10n=5)THENbcd10n<="000";ELSEbcd10n<=bcd10n+1;ENDIF;ENDIF;ENDIF;ENDPROCESSP2;重慶電子工程職業(yè)學院145.2時序邏輯電路設計P3:PROCESS(clk,bcd10n,bcd1n,cin)--進位位處理進程BEGINIFclk'EVENTANDclk='1'THENIF(cin='1'ANDbcd1n=9ANDbcd10n=5)THENco<='1';ELSEco<='0';ENDIF;ENDIF;ENDPROCESSP3;ENDrtl;重慶電子工程職業(yè)學院155.2時序邏輯電路設計【例5-21】：六十進制計數(shù)器（方法2）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounter60ISPORT(cp:INSTD_LOGIC;--時鐘脈沖bin:OUTSTD_LOGIC_VECTOR(5DOWNTO0);--二進制s:INSTD_LOGIC;--輸出啟動信號clr:INSTD_LOGIC;--清除信號ec:INSTD_LOGIC;--使能計數(shù)信號cy60:OUTSTD_LOGIC);--計數(shù)60進位信號ENDcounter60;重慶電子工程職業(yè)學院165.2時序邏輯電路設計ARCHITECTURErtlOFcounter60ISSIGNALq:STD_LOGIC_VECTOR(5DOWNTO0);SIGNALrst,dly:STD_LOGIC;BEGINPROCESS(cp,rst)--計數(shù)60BEGINIFrst='1'THENq<="000000";--復位計數(shù)器ELSIFcp'EVENTANDcp='1'THENdly<=q(5);IFec='1'THENq<=q+1;--計數(shù)值加1ENDIF;ENDIF;ENDPROCESS;cy60<=NOTq(5)ANDdly;--進位信號微分

重慶電子工程職業(yè)學院175.2時序邏輯電路設計圖5-22六十進制計數(shù)器（方法2）電路的仿真波形rst<='1'WHENq=60ORclr='1'ELSE--復位信號設定'0';bin<=qWHENs='1'ELSE--計數(shù)輸出"000000";ENDrtl;重慶電子工程職業(yè)學院185.2時序邏輯電路設計⑵可逆計數(shù)器表5-8可逆計數(shù)器真值表輸入端輸出端DIRCPQ2Q1Q0XX0001↑計數(shù)器加1操作0↑計數(shù)器減1操作【例5-22】：3位二進制可逆計數(shù)器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcount3ISPORT(cp,dir:INSTD_LOGIC;--時鐘輸入端口與計數(shù)方向控制端口q:OUTSTD_LOGIC_VECTOR(2DOWNTO0));END;重慶電子工程職業(yè)學院195.2時序邏輯電路設計ARCHITECTURErtlOFcount3ISSIGNALqn:STD_LOGIC_VECTOR(2DOWNTO0);BEGINPROCESS(cp)BEGINIFcp'EVENTANDcp='1'THENIFdir='0'THEN--正計數(shù)，+1qn<=qn+1;ELSE--逆計數(shù)，-1qn<=qn-1;ENDIF;ENDIF;ENDPROCESS;q<=qn;ENDrtl;重慶電子工程職業(yè)學院205.2時序邏輯電路設計⒉異步計數(shù)器設計圖5-238位異步計數(shù)器原理圖【例5-23】：由8個觸發(fā)器構成的8位二進制異步計數(shù)器LIBRARYIEEE;--待例化元件USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffrISPORT(clk,clr,d:INSTD_LOGIC;q,qb:OUTSTD_LOGIC);ENDENTITYdffr;

重慶電子工程職業(yè)學院215.2時序邏輯電路設計⒉異步計數(shù)器設計

ARCHITECTUREart1OFdffrISSIGNALq_in:STD_LOGIC;BEGINqb<=NOTq_in;q<=q_in;PROCESS(clk,clr)ISBEG