eda技術(shù)試題及答案一、單項選擇題（每題2分，共20分）1.以下不屬于EDA技術(shù)設(shè)計輸入方式的是（）A.原理圖輸入B.HDL文本輸入C.波形圖輸入D.手動布線輸入2.在VHDL中，信號定義的關(guān)鍵字是（）A.variableB.signalC.constantD.process3.綜合是EDA設(shè)計流程的關(guān)鍵步驟，以下關(guān)于綜合的說法錯誤的是（）A.綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程B.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用一定的電路網(wǎng)表表示的過程C.綜合不需要考慮設(shè)計目標芯片的硬件結(jié)構(gòu)D.綜合可以生成一個與設(shè)計輸入等價的網(wǎng)表文件4.FPGA的中文含義是（）A.復雜可編程邏輯器件B.現(xiàn)場可編程門陣列C.可編程陣列邏輯D.通用陣列邏輯5.在VHDL中，要使一個進程對多個信號敏感，應(yīng)使用（）A.wait語句B.敏感信號表C.loop語句D.if語句6.下面哪個是EDA工具中常用的仿真軟件（）A.QuartusIIB.ISEC.ModelSimD.Keil7.以下關(guān)于有限狀態(tài)機（FSM）的描述，錯誤的是（）A.有限狀態(tài)機可以分為摩爾型和米里型B.摩爾型有限狀態(tài)機的輸出只與當前狀態(tài)有關(guān)C.米里型有限狀態(tài)機的輸出只與輸入有關(guān)D.有限狀態(tài)機是一種重要的時序邏輯電路8.在VHDL中，用于實現(xiàn)循環(huán)結(jié)構(gòu)的語句是（）A.if語句B.case語句C.loop語句D.wait語句9.對于一個4位二進制計數(shù)器，其最大計數(shù)值是（）A.15B.16C.31D.3210.EDA技術(shù)的發(fā)展歷程不包括以下哪個階段（）A.CAD階段B.CAE階段C.CPLD階段D.EDA階段二、多項選擇題（每題3分，共15分）1.常見的可編程邏輯器件有（）A.PALB.GALC.CPLDD.FPGA2.以下屬于VHDL數(shù)據(jù)對象的有（）A.變量B.信號C.常量D.實體3.EDA設(shè)計流程主要包括（）A.設(shè)計輸入B.綜合C.仿真D.編程下載4.在VHDL中，并行語句有（）A.進程語句B.信號賦值語句C.元件例化語句D.條件信號賦值語句5.關(guān)于FPGA和CPLD的區(qū)別，正確的是（）A.FPGA是基于查找表結(jié)構(gòu)，CPLD是基于乘積項結(jié)構(gòu)B.FPGA適合實現(xiàn)復雜的組合邏輯，CPLD適合實現(xiàn)簡單的組合邏輯C.FPGA的可配置性更強，CPLD的速度更快D.FPGA的功耗一般比CPLD大三、判斷題（每題2分，共10分）1.EDA技術(shù)就是指利用計算機輔助設(shè)計軟件進行電子系統(tǒng)設(shè)計的技術(shù)。（）2.在VHDL中，變量和信號的賦值符號都是“<=”。（）3.綜合后的網(wǎng)表文件可以直接下載到可編程邏輯器件中。（）4.有限狀態(tài)機的狀態(tài)編碼方式不會影響電路的性能。（）5.仿真可以分為功能仿真和時序仿真，功能仿真不考慮信號的延遲。（）四、簡答題（每題10分，共30分）1.簡述EDA技術(shù)的主要特點。2.說明VHDL中進程語句的特點和使用方法。3.簡述FPGA開發(fā)的一般流程。五、設(shè)計題（共25分）使用VHDL語言設(shè)計一個8位異步清零、同步置數(shù)的加法計數(shù)器，要求：1.當清零信號rst為高電平時，計數(shù)器立即清零；2.當置數(shù)信號load為高電平且時鐘信號clk上升沿到來時，計數(shù)器將輸入數(shù)據(jù)d置入；3.計數(shù)器在時鐘信號clk的上升沿進行計數(shù)。請給出完整的VHDL代碼，并添加必要的注釋。答案一、單項選擇題1.D手動布線輸入不屬于EDA技術(shù)常見的設(shè)計輸入方式，原理圖輸入、HDL文本輸入、波形圖輸入都是常見的輸入方式。2.B在VHDL中，signal用于定義信號，variable用于定義變量，constant用于定義常量，process是進程語句。3.C綜合需要考慮設(shè)計目標芯片的硬件結(jié)構(gòu)，以生成適合該硬件結(jié)構(gòu)的網(wǎng)表文件。4.BFPGA是現(xiàn)場可編程門陣列的英文縮寫，復雜可編程邏輯器件是CPLD，可編程陣列邏輯是PAL，通用陣列邏輯是GAL。5.B在VHDL中，要使一個進程對多個信號敏感，應(yīng)在進程的敏感信號表中列出這些信號。6.CModelSim是常用的EDA仿真軟件，QuartusII和ISE是FPGA開發(fā)工具，Keil是單片機開發(fā)工具。7.C米里型有限狀態(tài)機的輸出不僅與輸入有關(guān)，還與當前狀態(tài)有關(guān)。8.C在VHDL中，loop語句用于實現(xiàn)循環(huán)結(jié)構(gòu)，if語句用于條件判斷，case語句用于多分支選擇，wait語句用于等待信號變化。9.A4位二進制計數(shù)器的計數(shù)值范圍是015，最大計數(shù)值是15。10.CEDA技術(shù)的發(fā)展歷程包括CAD階段、CAE階段和EDA階段，CPLD是可編程邏輯器件，不是EDA技術(shù)發(fā)展的階段。二、多項選擇題1.ABCDPAL、GAL、CPLD、FPGA都是常見的可編程邏輯器件。2.ABCVHDL數(shù)據(jù)對象包括變量、信號和常量，實體是VHDL設(shè)計的基本單元，不屬于數(shù)據(jù)對象。3.ABCDEDA設(shè)計流程主要包括設(shè)計輸入、綜合、仿真和編程下載等步驟。4.BCD進程語句是順序語句，信號賦值語句、元件例化語句、條件信號賦值語句是并行語句。5.ABCDFPGA基于查找表結(jié)構(gòu)，適合實現(xiàn)復雜的組合邏輯，可配置性強，功耗一般較大；CPLD基于乘積項結(jié)構(gòu)，適合實現(xiàn)簡單的組合邏輯，速度較快。三、判斷題1.√EDA技術(shù)主要是利用計算機輔助設(shè)計軟件進行電子系統(tǒng)設(shè)計。2.×在VHDL中，變量的賦值符號是“:=”，信號的賦值符號是“<=”。3.×綜合后的網(wǎng)表文件需要進行布局布線等處理后才能下載到可編程邏輯器件中。4.×有限狀態(tài)機的狀態(tài)編碼方式會影響電路的性能，如面積、速度等。5.√功能仿真主要驗證設(shè)計的邏輯功能，不考慮信號的延遲，時序仿真則需要考慮信號的延遲。四、簡答題1.EDA技術(shù)的主要特點包括：采用硬件描述語言進行設(shè)計，具有很強的描述能力，可實現(xiàn)復雜的邏輯設(shè)計。自動化程度高，從設(shè)計輸入到硬件實現(xiàn)的過程大部分由EDA工具自動完成，提高了設(shè)計效率。設(shè)計可移植性好，設(shè)計代碼可以在不同的硬件平臺上實現(xiàn)。支持自頂向下和自底向上的設(shè)計方法，便于團隊協(xié)作和大型項目的開發(fā)?？蛇M行仿真驗證，在硬件實現(xiàn)之前對設(shè)計進行功能和時序驗證，降低設(shè)計風險。2.VHDL中進程語句的特點和使用方法如下：特點：進程語句是VHDL中唯一的順序語句集合，其中的語句按順序執(zhí)行。進程可以對多個信號敏感，當敏感信號表中的信號發(fā)生變化時，進程被激活執(zhí)行。進程之間是并行執(zhí)行的，多個進程可以同時對不同的信號進行處理。使用方法：```vhdlprocess(敏感信號表)begin-順序執(zhí)行的語句endprocess;```敏感信號表中列出進程所敏感的信號，當這些信號中的任何一個發(fā)生變化時，進程內(nèi)的語句將按順序執(zhí)行。3.FPGA開發(fā)的一般流程如下：設(shè)計輸入：采用原理圖輸入、HDL文本輸入等方式將設(shè)計思想輸入到EDA工具中。綜合：將設(shè)計輸入轉(zhuǎn)化為與目標FPGA硬件結(jié)構(gòu)相匹配的網(wǎng)表文件，綜合過程中會進行邏輯優(yōu)化。布局布線：根據(jù)目標FPGA的資源情況，將綜合后的網(wǎng)表文件中的邏輯單元放置到FPGA的具體物理位置上，并進行連線。仿真：包括功能仿真和時序仿真。功能仿真驗證設(shè)計的邏輯功能是否正確，不考慮信號的延遲；時序仿真考慮信號的延遲，驗證設(shè)計在實際硬件中的時序是否滿足要求。編程下載：將布局布線后的配置文件下載到FPGA芯片中，使FPGA實現(xiàn)設(shè)計的功能。五、設(shè)計題```vhdllibraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter_8bitisport(clk:instd_logic;-時鐘信號rst:instd_logic;-異步清零信號load:instd_logic;-同步置數(shù)信號d:instd_logic_vector(7downto0);-輸入數(shù)據(jù)q:outstd_logic_vector(7downto0)-計數(shù)器輸出);endentitycounter_8bit;architecturebehavofcounter_8bitissignalcount:std_logic_vector(7downto0);-內(nèi)部計數(shù)器信號beginprocess(clk,rst)beginifrst='1'then-異步清零count<=(others=>'0');elsifrising_edge(clk)thenifload='1'then-同步置數(shù)count<=d;elsecount<=count+1;-計數(shù)endif;endif;endprocess;q<=count;-輸出計數(shù)器的值endarchitecturebeh