數(shù)字集成電路設(shè)計及其工具分析概述目錄 11.1數(shù)字電路基礎(chǔ)知識 1 1 3 4 41.2IC設(shè)計流程與工具 6 6 7 8 91.1數(shù)字電路基礎(chǔ)知識Vdd=1.2V,β=1條件下，不同溫度的反相器電壓傳輸特性曲線如圖2-2所示，反映了輸入電壓與輸出電壓的靜態(tài)關(guān)系，亦本別標注了不同電壓下NPMOS的工作區(qū)間2圖2-2反相器VTC曲線當Vin等于Vout時，該電壓值定義為VM,此時NPMOS都飽和，將兩者電壓公式聯(lián)立可算得一般情況下理想的Vm值為Vdd/2,即欲使r=1。NMOS載流子為電子，PMOS載流子為空穴，由于電子的有效質(zhì)量更小，其遷移率Vsatn更大，故標準反向器的PMOS寬度一般大于NMOS寬度。NPMOS的寬長比還主要考慮了動態(tài)的上拉和下拉時間，理想情況下希望兩者持平。以下落時延為例：當Vdd較大時1,同理可,兩者及其平均時延tp與的關(guān)系如圖2-3所示，故在最短平均時延和上拉下拉時延平衡中折中選擇β=2。這個推論是基于一般期間在常溫環(huán)境下的性質(zhì)決定的，對于低溫或者特殊器件而言，該比例不一定適用。3t4t331β圖2-3反相器時延與PMOS/NMOS寬度比β關(guān)系曲線β圖2-3反相器時延與PMOS/NMOS寬度比β關(guān)系曲線1.1.2組合邏輯電路CMOS邏輯電路分為PMOS的上拉網(wǎng)絡(luò)和NM并聯(lián)相當于“或”,串聯(lián)則相當于“與”,又可知兩者柵壓的開關(guān)邏輯相反，則可知兩者可——在計算CMOS邏輯電路的時延時，只需要計算最長時延，電容大小取決于下一級電路，則對本級電路來說只需選擇讓電阻最大的通路。而所有單級的CMOS邏輯門都可以簡化成反相器，而單個MOS管寬度增加則電容增大、電阻減小，為使最長通路的電阻與標準理論上任何組合邏輯都可以用單級電路實現(xiàn)，但是過大的單機電路會形成龐大的扇出，導(dǎo)致時延過長，所以將復(fù)雜電路拆分成多級是十分必要的。而多級電路的時延可以用邏輯努力法進行計算，具體方法在本文不與贅述，基本原理仍舊是將之簡化成反相器鏈4圖2-5全加器電路圖為例。5有了組合邏輯和時序邏輯所謂基礎(chǔ)，便幾乎可以實現(xiàn)所有功能的數(shù)字電路，比如加法器、乘法器、運算器(ALU)、核心處理器(CPU)等等。為了實現(xiàn)更有效率與價值的電路，算法層面優(yōu)化的重要性，在越是龐大的電路里就越是突出。以多位加法器為例，前文提到的全加器(FA)是基礎(chǔ)單元，而簡單串聯(lián)的時延相對較長，每一級的最終結(jié)果取決于前一級FA的Cout。而若采用CarryBypass結(jié)構(gòu)，可以將一組FA的PG單獨處理，只要知道前一組末位的Cout便可以判斷這一組最后一級FA的Cout,提前傳送給下一組計算。這種方法可以將一條完整的鏈路拆分成數(shù)段，縮減了總體的計算時間(worst圖2-7CarryBypass加法器類似的方法還有LinearSelect,是將前一組末尾Cout為0和為1的兩種情況下的當組結(jié)果都進行計算，在正確的Cout傳至后選擇正確的數(shù)，這種方法速度更快，但是消耗的硬件資源更多。之大圖2-8CarrySelect加法器這兩種加法器都是區(qū)塊劃分，在位數(shù)較多是，考慮區(qū)塊間Co的傳遞時延，可以采用不均勻的分塊方法，也即SquareRootCarryBypass和SquareRootSSelectAdder隨級數(shù)變化對時延的優(yōu)化如圖2-9所示。6N圖2-9三種加法器時延隨級數(shù)的變化而站在CPU層面來說，多位加法器也不過是冰山一角而已，更加困難的還屬芯片架構(gòu)設(shè)都是十分具有挑戰(zhàn)性。而這種超大規(guī)模集成電路一般就需要借助Veriloog、VHDL等硬件編譯語言，再由EDA工具結(jié)合庫層層編譯，生成電路結(jié)構(gòu)與版圖，這也是電路設(shè)計行業(yè)的主流，具體主流的IC設(shè)計前端一般會采用HDL語言進行硬件編程，主要語言包括VH兩者都可以描述硬件的層級結(jié)構(gòu)和各模塊功能。爾后電子設(shè)計自動化(EDA)工具可以將硬件語言轉(zhuǎn)化為寄存器傳輸級(RTL)的網(wǎng)表，對設(shè)計進行前仿驗證功能。后可采用自動綜合工具將其綜合成門級電路網(wǎng)表。下一步可以用可編程門陣列(FPGA)將網(wǎng)表對應(yīng)到自身的硬件資源，再進行自動布局布線；也可以用專用集成電路(ASIC)實現(xiàn)，將庫與網(wǎng)表映射，再進行布局布線。本文采用的語言是VeVerilog的邏輯系統(tǒng)中有4種值：0,1,X(未知),Z(高阻態(tài));而數(shù)據(jù)類型主要分為三并對其進行邏輯描述，實現(xiàn)邏輯功能。這種方式可以將一個龐大的系便于區(qū)域性的功能驗證和團隊協(xié)作。而整體的邏輯可以由底層到頂層，先分別設(shè)計各個小模塊的功能在進行組合；也可以由頂層到底層，先確定上層架構(gòu)，固定下層模7證，俗稱前仿。然而前仿忽略時延信息，雖然可以進行一定程度上的功能驗硬件時延后，很可能會出現(xiàn)功能性錯誤。編程者可以積累經(jīng)驗、規(guī)范結(jié)構(gòu)來避免時序性錯誤的發(fā)DC綜合的過程主要分為三步：轉(zhuǎn)譯(TraGTECH網(wǎng)表；映射(Mapping),將GTECH庫元件映射到設(shè)計采用的特殊工藝庫中，庫文件中包含了各個元件的工藝參數(shù)；優(yōu)化(Optimozation),根據(jù)用戶提供的標準設(shè)計約束文件8Designoptimization工藝庫進行布局布線，生成版圖，并對版圖上的電路進行時延、功耗、要進行時序、SI(信號完整性)分析，需要先建立多模多角的MMMC環(huán)境，配置好庫文件、RC角、工作條件、時延角和