2025年考研專業(yè)課計(jì)算機(jī)原理模擬試卷（含答案）考試時(shí)間：______分鐘總分：______分姓名：______一、單項(xiàng)選擇題（本大題共20小題，每小題1.5分，共30分。在每小題列出的四個(gè)選項(xiàng)中，只有一個(gè)是符合題目要求的，請(qǐng)將正確選項(xiàng)字母填在題后的括號(hào)內(nèi)。）1.計(jì)算機(jī)硬件能自動(dòng)執(zhí)行程序的原因是（）。A.程序存儲(chǔ)在內(nèi)存中B.采用二進(jìn)制表示信息C.采用集成電路D.采用了馮·諾依曼體系結(jié)構(gòu)2.在計(jì)算機(jī)內(nèi)部，信息常用的表示形式是（）。A.八進(jìn)制B.十六進(jìn)制C.二進(jìn)制D.十進(jìn)制3.用8個(gè)二進(jìn)制位表示一個(gè)無(wú)符號(hào)整數(shù)，能表示的最大十進(jìn)制數(shù)是（）。A.255B.256C.128D.1274.一個(gè)字長(zhǎng)為16位的計(jì)算機(jī)，其寄存器位數(shù)通常也是16位，主要用于存放（）。A.程序B.數(shù)據(jù)C.指令D.以上都有可能5.在計(jì)算機(jī)中，信息的存儲(chǔ)和處理都采用二進(jìn)制，主要原因是（）。A.二進(jìn)制運(yùn)算簡(jiǎn)單B.二進(jìn)制表示方便C.電子元件容易實(shí)現(xiàn)兩種穩(wěn)定狀態(tài)D.以上都是6.假定內(nèi)存地址從1000H到1FFFH，內(nèi)存的容量是（）。A.8KBB.16KBC.32KBD.64KB7.在下列存儲(chǔ)器中，訪問(wèn)速度最快的是（）。A.硬盤(pán)存儲(chǔ)器B.固態(tài)硬盤(pán)（SSD）C.內(nèi)部寄存器D.主存儲(chǔ)器（內(nèi)存）8.Cache存儲(chǔ)器是為了解決（）之間速度不匹配而引入的。A.運(yùn)算器和控制器B.運(yùn)算器和主存C.控制器和主存D.CPU和內(nèi)存9.主存與Cache之間地址映射的方式主要有（）。A.直接映射B.全相聯(lián)映射C.組相聯(lián)映射D.以上都是10.指令系統(tǒng)中，用于改變程序執(zhí)行順序的指令是（）。A.數(shù)據(jù)傳送指令B.算術(shù)邏輯指令C.輸入輸出指令D.控制轉(zhuǎn)移指令11.在指令格式中，指出操作數(shù)所在的地址是（）。A.操作碼B.地址碼C.源操作數(shù)D.目的操作數(shù)12.RISC指令系統(tǒng)的特點(diǎn)是（）。A.指令種類多，格式復(fù)雜B.指令種類少，格式簡(jiǎn)單，長(zhǎng)度固定C.指令種類多，格式簡(jiǎn)單D.指令種類少，格式復(fù)雜13.CPU執(zhí)行一條指令所需的時(shí)間稱為（）。A.時(shí)鐘周期B.時(shí)序周期C.指令周期D.機(jī)器周期14.在微程序控制器中，控制序列的確定是由（）完成的。A.硬布線邏輯B.微程序C.指令D.操作碼15.CPU的主要性能指標(biāo)是（）。A.主頻B.字長(zhǎng)C.字節(jié)D.主頻和字長(zhǎng)16.總線按傳輸信息分類，不包括（）。A.數(shù)據(jù)總線B.地址總線C.控制總線D.信號(hào)總線17.I/O接口位于（）之間。A.CPU和主存B.CPU和I/O設(shè)備C.主存和I/O設(shè)備D.I/O設(shè)備和總線18.中斷是指（）。A.計(jì)算機(jī)各部件之間傳送信息的過(guò)程B.在程序執(zhí)行過(guò)程中，由于出現(xiàn)某些意外情況，使得CPU暫停當(dāng)前程序的執(zhí)行，轉(zhuǎn)而去處理這些意外情況的過(guò)程C.將數(shù)據(jù)從輸入設(shè)備傳送到內(nèi)存的過(guò)程D.將程序從外存調(diào)入內(nèi)存的過(guò)程19.DMA方式是指（）。A.程序查詢方式B.中斷方式C.直接存儲(chǔ)器訪問(wèn)方式D.I/O通道方式20.通常情況下，下列I/O設(shè)備中，屬于輸入設(shè)備的是（）。A.顯示器B.打印機(jī)C.鍵盤(pán)D.硬盤(pán)二、填空題（本大題共10小題，每空1分，共20分。請(qǐng)將答案填寫(xiě)在答題紙上對(duì)應(yīng)的位置。）1.計(jì)算機(jī)硬件系統(tǒng)的五大基本組成部件是：運(yùn)算器、控制器、存儲(chǔ)器、輸入設(shè)備和__________。2.在補(bǔ)碼表示法中，+X和-X的補(bǔ)碼表示形式中，只有一位不同，該位是__________位。3.假設(shè)內(nèi)存地址線有20根，則直接地址映射方式下，Cache的地址位數(shù)應(yīng)為_(kāi)_________位。4.指令系統(tǒng)中，用于進(jìn)行數(shù)據(jù)傳送的指令屬于__________指令。5.指令周期的第一個(gè)階段通常是__________階段。6.硬布線控制器是利用__________來(lái)實(shí)現(xiàn)指令功能的控制器。7.總線的基本性能指標(biāo)有傳輸速率、__________和可靠性。8.I/O控制方式主要有程序查詢方式、__________和DMA方式。9.虛擬存儲(chǔ)器是為了解決主存容量不足的問(wèn)題而引入的一種__________技術(shù)。10.CPU的字長(zhǎng)通常決定了CPU一次能處理的__________數(shù)據(jù)的位數(shù)。三、簡(jiǎn)答題（本大題共4小題，每小題5分，共20分。請(qǐng)將答案填寫(xiě)在答題紙上對(duì)應(yīng)的位置。）1.簡(jiǎn)述原碼、反碼和補(bǔ)碼三種數(shù)據(jù)表示方法的區(qū)別。2.解釋什么是Cache的“命中”和“未命中”，并簡(jiǎn)述影響Cache命中率的主要因素。3.簡(jiǎn)述中斷和異常的區(qū)別。4.什么是總線周期？它通常包含哪幾個(gè)階段？四、計(jì)算題（本大題共2小題，每小題10分，共20分。請(qǐng)將答案填寫(xiě)在答題紙上對(duì)應(yīng)的位置。）1.某計(jì)算機(jī)的Cache采用直接映射方式，Cache塊大小為32字節(jié)，主存地址為16位。若主存地址1000H存放在Cache的第5塊中，請(qǐng)計(jì)算：(1)Cache的地址位數(shù)是多少？(2)該Cache共有多少塊？(3)主存地址F000H所在的Cache塊號(hào)是多少？該地址是命中還是未命中？（假設(shè)Cache初始為空）2.某指令的執(zhí)行需要4個(gè)時(shí)鐘周期，CPU的主頻為2GHz。請(qǐng)計(jì)算執(zhí)行該指令所需的時(shí)間是多少納秒（ns）？五、綜合題（本大題共1小題，共10分。請(qǐng)將答案填寫(xiě)在答題紙上對(duì)應(yīng)的位置。）1.簡(jiǎn)述CPU與內(nèi)存之間數(shù)據(jù)傳輸?shù)幕具^(guò)程，并說(shuō)明在過(guò)程中可能涉及哪些部件或信號(hào)。試卷答案一、單項(xiàng)選擇題1.A2.C3.A4.B5.D6.B7.C8.B9.D10.D11.B12.B13.C14.B15.D16.D17.B18.B19.C20.C二、填空題1.輸出設(shè)備2.最高3.144.數(shù)據(jù)傳送5.取指6.硬布線邏輯7.傳輸成本8.中斷9.偽存儲(chǔ)10.字節(jié)三、簡(jiǎn)答題1.解析思路：區(qū)分三種編碼在表示正負(fù)零時(shí)的不同，以及求負(fù)數(shù)補(bǔ)碼的過(guò)程不同。*原碼：最高位為符號(hào)位，0代表正，1代表負(fù)；正負(fù)零表示不同。*反碼：正數(shù)反碼是其本身；負(fù)數(shù)反碼為原碼除符號(hào)位外按位取反。*補(bǔ)碼：正數(shù)補(bǔ)碼是其本身；負(fù)數(shù)補(bǔ)碼為原碼除符號(hào)位外按位取反，末位加1；0的補(bǔ)碼唯一。2.解析思路：定義命中和未命中的概念，并指出影響命中率的關(guān)鍵因素是Cache的容量、塊大小以及主存塊與Cache塊的映射關(guān)系。*命中：當(dāng)CPU要訪問(wèn)的指令或數(shù)據(jù)所在的塊已經(jīng)在Cache中時(shí)，稱為命中。*未命中：當(dāng)CPU要訪問(wèn)的指令或數(shù)據(jù)所在的塊不在Cache中時(shí)，稱為未命中。*影響因素：Cache容量、塊大小、主存塊與Cache塊的映射方式（直接、全相聯(lián)、組相聯(lián)）、替換算法等。3.解析思路：區(qū)分中斷是由程序引起還是由硬件故障引起，以及是否具有隨機(jī)性。*中斷：通常由外部事件（如I/O請(qǐng)求、時(shí)鐘中斷）或程序中的特殊指令（如訪管指令）引起，具有隨機(jī)性，是處理器主動(dòng)暫停當(dāng)前程序去處理。*異常：由處理器內(nèi)部指令執(zhí)行錯(cuò)誤（如除零、溢出）或硬件故障引起，通常發(fā)生在指令執(zhí)行期間，不具有隨機(jī)性，是處理器在指令執(zhí)行中遇到的意外情況。4.解析思路：定義總線周期，并說(shuō)明其完成一次數(shù)據(jù)傳輸所經(jīng)歷的階段。*總線周期：指CPU通過(guò)總線完成一次訪問(wèn)（如讀取或?qū)懭胍粋€(gè)字節(jié)數(shù)據(jù)）所需要的時(shí)間，或者說(shuō)完成一個(gè)存儲(chǔ)器操作或I/O操作所需要的時(shí)間。*階段：通常包括取指階段（如果是訪問(wèn)指令）、地址階段（發(fā)出地址信息）、讀/寫(xiě)階段（數(shù)據(jù)傳輸）和狀態(tài)階段（檢查設(shè)備狀態(tài)）。四、計(jì)算題1.解析思路：根據(jù)Cache塊大小和主存地址位數(shù)計(jì)算Cache地址結(jié)構(gòu)，利用直接映射規(guī)則計(jì)算塊號(hào)和判斷命中。(1)Cache地址=主存地址(16位)-BlockOffsetbits。BlockSize=32bytes=2^5bytes=>BlockOffset=5bits。所以Cache地址位數(shù)=16-5=11bits。(2)主存容量=2^16bytes。每塊32bytes，塊數(shù)=2^16/2^5=2^11塊。(3)主存地址1000H塊號(hào)=1000H/32=400H。Cache塊號(hào)與主存塊號(hào)相同。Cache共有2^11=2048塊。Cache塊地址=主存塊號(hào)(400H)=400H。地址1000H的塊號(hào)是400H。因?yàn)轭}目說(shuō)存放在第5塊，即400H，所以命中。2.解析思路：利用CPU主頻計(jì)算時(shí)鐘周期時(shí)長(zhǎng)，再乘以指令所需時(shí)鐘周期數(shù)得到執(zhí)行時(shí)間。*時(shí)鐘周期T=1/主頻f=1/(2*10^9Hz)=0.5*10^-9s=0.5ns。*指令執(zhí)行時(shí)間=時(shí)鐘周期T*指令周期數(shù)=0.5ns*4=2ns。五、綜合題1.解析思路：描述CPU發(fā)起內(nèi)存訪問(wèn)請(qǐng)求到完成數(shù)據(jù)傳輸?shù)耐暾鞒?，并列舉涉及的關(guān)鍵部件和信號(hào)。*過(guò)程：1.CPU通過(guò)地址總線發(fā)出要訪問(wèn)的主存地址。2.CPU通過(guò)控制總線發(fā)出讀/寫(xiě)命令信號(hào)以及其他控制信號(hào)（如訪存使能信號(hào)）。3.CPU將數(shù)據(jù)總線置于高阻態(tài)（讀操作）或準(zhǔn)