2025年計(jì)算機(jī)組成原理考研模擬卷考試時(shí)間：______分鐘總分：______分姓名：______一、單項(xiàng)選擇題（每小題2分，共20分。下列每小題給出的四個(gè)選項(xiàng)中，只有一項(xiàng)是符合題目要求的。）1.在計(jì)算機(jī)系統(tǒng)中，下列各項(xiàng)不屬于計(jì)算機(jī)硬件系統(tǒng)的是？A.運(yùn)算器B.存儲(chǔ)器C.中央處理器D.操作系統(tǒng)2.二進(jìn)制數(shù)1101和1001進(jìn)行邏輯“與”運(yùn)算的結(jié)果是？A.1100B.1001C.0101D.11103.計(jì)算機(jī)內(nèi)部用于表示信息的基本單位是？A.位（bit）B.字節(jié)（Byte）C.字（Word）D.字節(jié)（Byte）和字（Word）都是4.在計(jì)算機(jī)中，采用補(bǔ)碼表示法的主要目的是？A.簡化計(jì)算機(jī)的運(yùn)算電路B.增加數(shù)值的表示范圍C.避免負(fù)數(shù)表示的復(fù)雜性D.以上都是5.計(jì)算機(jī)能夠直接識(shí)別和執(zhí)行的指令代碼是？A.匯編語言指令B.機(jī)器語言指令C.高級(jí)語言語句D.自然語言命令6.指令系統(tǒng)中，操作碼的作用是？A.指明操作數(shù)所在的地址B.指明進(jìn)行什么操作C.指明操作數(shù)的類型D.指明指令的長度7.下列存儲(chǔ)器中，屬于隨機(jī)存取存儲(chǔ)器（RAM）的是？A.硬盤存儲(chǔ)器B.固態(tài)硬盤（SSD）C.只讀存儲(chǔ)器（ROM）D.動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）8.在計(jì)算機(jī)存儲(chǔ)系統(tǒng)中，Cache的作用是？A.提供海量存儲(chǔ)空間B.作為主存儲(chǔ)器C.作為輔助存儲(chǔ)器D.作為高速緩沖存儲(chǔ)器，提高CPU訪問數(shù)據(jù)的速度9.采用直接映射方式訪問Cache，主存地址分為幾部分？A.1B.2C.3D.410.計(jì)算機(jī)系統(tǒng)中，總線按傳輸信息分類，不包括？A.數(shù)據(jù)總線B.地址總線C.控制總線D.信號(hào)總線二、填空題（每小題2分，共20分。請(qǐng)將答案填寫在橫線上。）1.計(jì)算機(jī)執(zhí)行一條指令所需的最短時(shí)間稱為________。2.在補(bǔ)碼系統(tǒng)中，若機(jī)器字長為8位，則[-127]補(bǔ)=________。3.計(jì)算機(jī)中用于暫時(shí)存放CPU與內(nèi)存之間傳遞信息的部件是________。4.指令格式中，用于指出操作數(shù)的地址或操作數(shù)本身的部分稱為________。5.R型指令一般包含操作碼和________、操作數(shù)地址碼三個(gè)部分。6.Cache與主存之間的映射關(guān)系主要有直接映射、全相聯(lián)映射和________三種。7.存儲(chǔ)器層次結(jié)構(gòu)的設(shè)計(jì)目標(biāo)主要是提高存儲(chǔ)器的________和降低成本。8.采用組相聯(lián)映射方式，主存地址需分為地址映射字段、組內(nèi)地址字段和________三部分。9.在中斷處理過程中，為了保持現(xiàn)場，通常需要將當(dāng)前指令的PC值和處理器狀態(tài)字（PSW）壓入________。10.總線上的數(shù)據(jù)傳輸是以________為基本單位進(jìn)行的。三、判斷題（每小題1分，共10分。請(qǐng)判斷下列敘述的正誤，正確的劃“√”，錯(cuò)誤的劃“×”。）1.計(jì)算機(jī)執(zhí)行程序的過程，實(shí)際上就是執(zhí)行一系列指令的過程。()2.無符號(hào)二進(jìn)制數(shù)1001比二進(jìn)制數(shù)1100大。()3.在計(jì)算機(jī)內(nèi)部，數(shù)據(jù)以補(bǔ)碼形式進(jìn)行存儲(chǔ)和運(yùn)算。()4.指令系統(tǒng)的指令格式是固定的。()5.Cache的存取速度比主存快，但比寄存器慢。()6.主存和Cache之間必須采用寫直達(dá)方式。()7.在單總線結(jié)構(gòu)的計(jì)算機(jī)中，CPU只能與內(nèi)存進(jìn)行數(shù)據(jù)交換。()8.I/O設(shè)備通過I/O接口與系統(tǒng)總線相連。()9.中斷請(qǐng)求信號(hào)和時(shí)鐘信號(hào)一樣，都是同步信號(hào)。()10.并行總線比串行總線能夠傳輸更多的數(shù)據(jù)位。()四、簡答題（每小題5分，共20分。）1.簡述原碼、反碼、補(bǔ)碼三種表示法的特點(diǎn)及主要區(qū)別。2.什么是存儲(chǔ)器的訪問周期？什么是存儲(chǔ)器的讀寫周期？兩者有何區(qū)別？3.指令流水線技術(shù)的基本思想是什么？它能夠提高計(jì)算機(jī)的運(yùn)算速度嗎？為什么？4.簡述中斷響應(yīng)過程的主要步驟。五、計(jì)算題（每小題10分，共30分。）1.已知某計(jì)算機(jī)的Cache采用直接映射方式，Cache容量為16KB，主存容量為256MB，主存與Cache之間采用字節(jié)地址。主存塊大小為16字節(jié)。若主存地址為十六進(jìn)制A1F8H，求：（1）該地址對(duì)應(yīng)的Cache組號(hào)和組內(nèi)字塊號(hào)；（2）若該字塊已存在于Cache中，訪問該地址需要多少個(gè)時(shí)鐘周期？若不在Cache中（Cache初始為空），經(jīng)過一次替換后訪問該地址需要多少個(gè)時(shí)鐘周期？（假設(shè)Cache未命中需3個(gè)周期，替換需1個(gè)周期，塊內(nèi)地址訪問需1個(gè)周期）2.某計(jì)算機(jī)的CPU主頻為2.0GHz，執(zhí)行一條指令平均需要4個(gè)時(shí)鐘周期。假設(shè)某程序共有1000條指令，其中80%為訪存指令，20%為計(jì)算指令。訪存指令平均每次訪問主存，而計(jì)算指令不訪問存儲(chǔ)器。若主存訪問時(shí)間（未考慮Cache）為200ns，Cache訪問時(shí)間為10ns，求該程序執(zhí)行完畢的總時(shí)間。（不考慮其他部件影響）3.已知某計(jì)算機(jī)的數(shù)據(jù)通路如下圖所示（僅為示意，無具體畫法要求，請(qǐng)根據(jù)文字描述理解），其中M為內(nèi)存，ALU為算術(shù)邏輯單元，PC為程序計(jì)數(shù)器，IR為指令寄存器，MAR為內(nèi)存地址寄存器，MDR為內(nèi)存數(shù)據(jù)寄存器，DR為數(shù)據(jù)寄存器。假設(shè)當(dāng)前正在執(zhí)行一條訪存指令（如“LOADR1,Mem[1000]”），其中R1為通用寄存器。請(qǐng)簡要說明該指令從取指令階段到執(zhí)行完成的主要時(shí)序流程，并指出關(guān)鍵操作及涉及的主要寄存器/部件。六、綜合應(yīng)用題（每小題15分，共30分。）1.簡述中斷系統(tǒng)在計(jì)算機(jī)中的作用。設(shè)計(jì)一個(gè)簡單的中斷優(yōu)先級(jí)判別邏輯電路，要求能夠處理兩個(gè)中斷請(qǐng)求INT0和INT1，且INT0優(yōu)先級(jí)高于INT1。2.假設(shè)某計(jì)算機(jī)的CPU采用單總線結(jié)構(gòu)，數(shù)據(jù)總線寬度為16位，地址總線寬度為20位。請(qǐng)簡述在該結(jié)構(gòu)下，CPU如何訪問內(nèi)存？若采用存儲(chǔ)器擴(kuò)展技術(shù)，如何擴(kuò)展內(nèi)存容量？說明兩種情況下的主要限制因素。---試卷答案一、單項(xiàng)選擇題1.D2.B3.A4.D5.B6.B7.D8.D9.B10.D二、填空題1.指令周期2.80H3.緩沖存儲(chǔ)器（或Cache）4.操作數(shù)地址碼（或operandaddressfield）5.源操作數(shù)地址碼（或destinationaddressfield）6.組相聯(lián)映射7.吞吐率8.塊內(nèi)地址9.棧（或堆棧）10.字節(jié)（或Byte）三、判斷題1.√2.×3.√4.×5.√6.×7.×8.√9.×10.√四、簡答題1.解析：原碼用最高位表示符號(hào)，0正1負(fù)，數(shù)值部分用絕對(duì)值表示。反碼負(fù)數(shù)符號(hào)位為1，數(shù)值部分為原碼除符號(hào)位外按位取反。補(bǔ)碼負(fù)數(shù)符號(hào)位為1，數(shù)值部分為原碼除符號(hào)位外按位取反，末位加1。特點(diǎn)及區(qū)別：補(bǔ)碼能表示0且只有一個(gè)表示，加減運(yùn)算統(tǒng)一，簡化了計(jì)算機(jī)運(yùn)算電路設(shè)計(jì)。2.解析：訪問周期是指CPU為訪問一次存儲(chǔ)單元（讀或?qū)懀┧璧淖铋L時(shí)間，包括地址建立、讀/寫操作等全部時(shí)間。讀寫周期特指進(jìn)行一次讀或?qū)懖僮魍瓿伤璧臅r(shí)間，訪問周期包含讀寫周期。區(qū)別在于訪問周期是完成一次完整訪問所需的最長時(shí)間，而讀寫周期是讀或?qū)懖僮鞅旧淼臅r(shí)間。3.解析：流水線技術(shù)將一條指令的執(zhí)行分解為多個(gè)階段，各階段并行工作，不同指令在不同階段重疊執(zhí)行。思想是時(shí)間重疊。能提高速度，因?yàn)樗鼘⒅噶顖?zhí)行時(shí)間分解，使得在單位時(shí)間內(nèi)可以完成更多指令，提高了指令吞吐率，但不一定能縮短單條指令的執(zhí)行時(shí)間（延遲）。4.解析：中斷響應(yīng)步驟主要包括：中斷請(qǐng)求識(shí)別、中斷判優(yōu)（若有多個(gè)中斷）、中斷隱含操作（如關(guān)中斷、保存現(xiàn)場PC入棧）、中斷向量地址形成（根據(jù)中斷源）、中斷向量獲取、中斷服務(wù)程序入口地址送入PC、開中斷、執(zhí)行中斷服務(wù)程序。五、計(jì)算題1.解析：（1）計(jì)算：主存地址A1F8H=1010000111110000B。Cache容量16KB=2^14B，塊大小16B=2^4B，則組數(shù)=主存容量/塊大小=256MB/16B=2^28B/2^4B=2^24=16777216=16M。采用直接映射，組號(hào)=主存塊號(hào)（高位部分）。主存塊號(hào)=地址-塊內(nèi)地址偏移=1010000111110000B-1111B（16B=10000B，取低4位）=1010000111101111B。組內(nèi)地址=塊內(nèi)地址偏移=1111B。組號(hào)（十進(jìn)制）=1010000111101B=4175組。（2）命中：地址映射到某組，若該組塊已命中，則直接從Cache訪問，需1個(gè)周期訪問Cache+1個(gè)周期塊內(nèi)地址訪問=2個(gè)周期。未命中：需3個(gè)周期未命中+1個(gè)周期替換+1個(gè)周期塊內(nèi)地址訪問=5個(gè)周期。2.解析：CPU主頻2.0GHz=2*10^9Hz，指令周期=4/CPU主頻=4/(2*10^9)=2ns。程序指令數(shù)1000，訪存指令80%，計(jì)算指令20%。訪存指令數(shù)=1000*80%=800。計(jì)算指令數(shù)=1000*20%=200?？倛?zhí)行時(shí)間=（訪存指令數(shù)*訪存指令周期）+（計(jì)算指令數(shù)*計(jì)算指令周期）。訪存指令周期=主存訪問時(shí)間+Cache訪問時(shí)間=200ns+10ns=210ns。計(jì)算指令周期=0ns?？倳r(shí)間=(800*210ns)+(200*0ns)=168000ns=0.168s。3.解析：假設(shè)指令“LOADR1,Mem[1000]”。時(shí)序流程：1.取指令：PC→MAR，訪存取指令，指令送MDR，MDR→IR，PC+1→PC。2.指令譯碼：IR中操作碼→控制器，確定為訪存指令“LOAD”，控制器發(fā)出取地址信號(hào)。3.形成有效地址：IR中地址字段（1000）或通過寄存器間接等方式形成有效地址，地址送MAR。4.訪存：MAR→MDR，控制器發(fā)出讀信號(hào)，內(nèi)存[1000]→MDR。5.數(shù)據(jù)傳送：MDR→DR（數(shù)據(jù)寄存器）。6.寫入寄存器：DR→R1?？刂破靼l(fā)出寫寄存器信號(hào)。關(guān)鍵操作及部件：PC（取指令、地址計(jì)算）、IR（指令存放、譯碼）、MAR（地址選通）、MDR（指令/數(shù)據(jù)中轉(zhuǎn)）、DR（暫存數(shù)據(jù)）、ALU（地址計(jì)算）、控制器（指揮）、R1（目標(biāo)寄存器）、內(nèi)存（數(shù)據(jù)存儲(chǔ)）。六、綜合應(yīng)用題1.解析：中斷作用：實(shí)現(xiàn)CPU對(duì)隨機(jī)發(fā)生的外部事件或內(nèi)部異常的處理，提高CPU利用率和系統(tǒng)響應(yīng)能力。優(yōu)先級(jí)邏輯：可用簡單的優(yōu)先級(jí)編碼器或優(yōu)先級(jí)判別電路實(shí)現(xiàn)。設(shè)Y0為INT0請(qǐng)求有效（高優(yōu)先級(jí)），Y1為INT1請(qǐng)求有效（低優(yōu)先級(jí)），Z為中斷請(qǐng)求輸出。邏輯表達(dá)式：Z=Y0+Y1*!Y0=Y0+!Y0*Y1。電路可用一個(gè)或門（實(shí)現(xiàn)Y0）和一個(gè)與門（實(shí)現(xiàn)!Y0*Y1）后連接一個(gè)或門（實(shí)現(xiàn)兩者