審查員張佳培地址美國愛達荷州責(zé)任公司11287專利代理師彭曉文本公開揭示用于糾錯的設(shè)備、系統(tǒng)及方法。存儲器陣列可沿著讀取總線及寫入總線耦合到述讀取總線將讀取數(shù)據(jù)及讀取奇偶校驗讀出到電路的所述寫入部分沿著數(shù)據(jù)端子接收寫入數(shù)據(jù)。所述ECC電路的所述寫入部分可基于所述寫且可基于所述讀取奇偶校驗及所述經(jīng)修正寫入&解21.一種設(shè)備，其包括：存儲體；數(shù)據(jù)端子；寫入總線；讀取總線；糾錯碼電路的寫入部分，其經(jīng)配置以從所述數(shù)據(jù)端子接收寫入數(shù)據(jù)，基于所述寫入數(shù)據(jù)生成奇偶校驗位，及沿著所述寫入總線將所述寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供給所述存儲所述糾錯碼電路的讀取部分，其經(jīng)配置以沿著所述讀取總線從所述存儲體接收讀取數(shù)據(jù)及讀取奇偶校驗，且基于所述讀取數(shù)據(jù)及所述讀取奇偶校驗生成讀取校驗子信息，其中所述糾錯碼電路的所述寫入部分包含寫入邏輯樹且所述糾錯碼電路的所述讀取部分包含讀取邏輯樹。2.根據(jù)權(quán)利要求1所述的設(shè)備，其進一步包括第二存儲體，其中所述寫入總線共同地耦合到所述存儲體及所述第二存儲體，且其中所述讀取總線共同地耦合到所述存儲體及所述第二存儲體。3.根據(jù)權(quán)利要求1所述的設(shè)備，其中所述糾錯碼電路的所述讀取部分包含校正電路，所述校正電路經(jīng)配置以作為讀取操作的一部分，基于所述讀取數(shù)據(jù)、所述讀取奇偶校驗及所述讀取校驗子信息生成經(jīng)校正讀取數(shù)據(jù)。4.一種設(shè)備，其包括：存儲體；數(shù)據(jù)端子；寫入總線；讀取總線；糾錯碼電路的寫入部分，其經(jīng)配置以從所述數(shù)據(jù)端子接收寫入數(shù)據(jù)，基于所述寫入數(shù)據(jù)生成奇偶校驗位，及沿著所述寫入總線將所述寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供給所述存儲所述糾錯碼電路的讀取部分，其經(jīng)配置以沿著所述讀取總線從所述存儲體接收讀取數(shù)據(jù)及讀取奇偶校驗，且基于所述讀取數(shù)據(jù)及所述讀取奇偶校驗生成讀取校驗子信息，其中所述糾錯碼電路的所述寫入部分以基于第一時鐘信號的時序操作，且所述糾錯碼電路的所述讀取部分以基于第二時鐘信號的時序操作。5.一種設(shè)備，其包括：存儲體；數(shù)據(jù)端子；寫入總線；讀取總線；糾錯碼電路的寫入部分，其經(jīng)配置以從所述數(shù)據(jù)端子接收寫入數(shù)據(jù)，基于所述寫入數(shù)據(jù)生成奇偶校驗位，及沿著所述寫入總線將所述寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供給所述存儲所述糾錯碼電路的讀取部分，其經(jīng)配置以沿著所述讀取總線從所述存儲體接收讀取數(shù)3據(jù)及讀取奇偶校驗，且基于所述讀取數(shù)據(jù)及所述讀取奇偶校驗生成讀取校驗子信息，其中所述糾錯碼電路的所述讀取部分包含錯誤突發(fā)檢查電路，所述錯誤突發(fā)檢查電路經(jīng)配置以檢查所述讀取校驗子信息是否有錯誤，且其中所述糾錯碼電路的所述寫入部分包含奇偶校驗編輯電路，所述奇偶校驗編輯電路經(jīng)配置以作為掩碼寫入操作的一部分，校正所述讀取校驗子信息中基于奇偶校驗位的錯誤。存儲體；數(shù)據(jù)端子；寫入總線；讀取總線；糾錯碼電路的寫入部分，其經(jīng)配置以從所述數(shù)據(jù)端子接收寫入數(shù)據(jù)，基于所述寫入數(shù)據(jù)生成奇偶校驗位，及沿著所述寫入總線將所述寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供給所述存儲所述糾錯碼電路的讀取部分，其經(jīng)配置以沿著所述讀取總線從所述存儲體接收讀取數(shù)據(jù)及讀取奇偶校驗，且基于所述讀取數(shù)據(jù)及所述讀取奇偶校驗生成讀取校驗子信息，其中所述糾錯碼電路的所述寫入部分包含多路復(fù)用器，所述多路復(fù)用器經(jīng)配置以作為掩碼寫入操作的一部分，基于所述讀取數(shù)據(jù)及所述寫入數(shù)據(jù)來生成經(jīng)修正寫入信息，并將所述經(jīng)修正寫入信息沿著所述寫入總線提供到存儲器陣列。讀取校驗子樹，其經(jīng)配置以沿著讀取總線接收讀取數(shù)據(jù)并基于所述讀取數(shù)據(jù)提供校驗子信息；鎖存器，其經(jīng)配置以存儲來自所述讀取總線的所述讀取數(shù)據(jù)；多路復(fù)用器，其經(jīng)配置以接收來自所述鎖存器的所述讀取數(shù)據(jù)及來自數(shù)據(jù)端子的寫入數(shù)據(jù)，并基于所述讀取數(shù)據(jù)及所述寫入數(shù)據(jù)沿著寫入總線提供經(jīng)修正寫入數(shù)據(jù)；及寫入校驗子樹，其經(jīng)配置以接收所述經(jīng)修正寫入數(shù)據(jù)并基于所述經(jīng)修正寫入數(shù)據(jù)生成寫入奇偶校驗，其中所述讀取校驗子樹以基于第一時鐘信號的時序操作，所述鎖存器以基于第二時鐘信號的時序操作，且所述多路復(fù)用器及所述寫入校驗子樹以基于第三時鐘信號的時序操8.根據(jù)權(quán)利要求7所述的設(shè)備，其進一步包括數(shù)據(jù)感測放大器，其經(jīng)配置以從存儲器陣列接收所述讀取數(shù)據(jù)，并沿著所述讀取總線提供所述讀取數(shù)據(jù)，其中所述數(shù)據(jù)感測放大器以基于第四時鐘信號的時序操作。9.根據(jù)權(quán)利要求7所述的設(shè)備，其進一步包括錯誤突發(fā)檢查電路，其經(jīng)配置以基于所述校驗子信息提供錯誤信息，其中所述錯誤突發(fā)檢查電路以基于所述第二時鐘信號的時序操10.根據(jù)權(quán)利要求9所述的設(shè)備，其進一步包括奇偶校驗編輯電路，其經(jīng)配置以基于所述寫入校驗及所述錯誤信息提供經(jīng)修正寫入奇偶校驗，其中所述奇偶校驗編輯電路以基于所述第三時鐘信號的時序操作。11.根據(jù)權(quán)利要求7所述的設(shè)備，其進一步包括存儲器陣列，其沿著所述讀取總線耦合4到所述讀取校驗子樹且沿著所述寫入總線耦合到所述寫入校驗子樹。12.根據(jù)權(quán)利要求11所述的設(shè)備，其中作為掩碼寫入操作的一部分，將所述經(jīng)修正寫入數(shù)據(jù)寫入到所述存儲器陣列。13.根據(jù)權(quán)利要求12所述的設(shè)備，其進一步包括寫入驅(qū)動器，其經(jīng)配置從而以基于所述第三時鐘信號的時序?qū)⑺鼋?jīng)修正寫入數(shù)據(jù)及所述寫入奇偶校驗寫入到所述存儲器陣列。響應(yīng)于掩碼寫入命令，沿著讀取總線從存儲器的存儲器陣列讀取讀取數(shù)據(jù)；利用讀取校驗子樹基于所述讀取數(shù)據(jù)來生成讀取校驗子信息；沿著所述存儲器的數(shù)據(jù)端子接收寫入數(shù)據(jù)；基于所述寫入數(shù)據(jù)及所述讀取數(shù)據(jù)生成經(jīng)修正寫入數(shù)據(jù)；利用寫入校驗子樹基于所述經(jīng)修正寫入數(shù)據(jù)及所述讀取校驗子信息，生成經(jīng)修正校驗將所述經(jīng)修正寫入數(shù)據(jù)及所述經(jīng)修正校驗子信息沿著所述存儲器的寫入總線寫入到所述存儲器陣列。15.根據(jù)權(quán)利要求14所述的方法，其進一步包括用錯誤突發(fā)檢查電路檢查所述讀取校驗子信息是否有錯誤。16.根據(jù)權(quán)利要求14所述的方法，其進一步包括在生成所述經(jīng)修正校驗子信息的同時，生成所述讀取校驗子信息。17.根據(jù)權(quán)利要求14所述的方法，其進一步包括在沿著所述寫入總線寫入與第二命令相關(guān)聯(lián)的所述經(jīng)修正寫入數(shù)據(jù)的同時，沿著所述讀取總線讀取與第一命令相關(guān)聯(lián)的讀取數(shù)18.根據(jù)權(quán)利要求14所述的方法，其進一步包括以基于第一時鐘域的時序生成所述讀取校驗子信息，及以基于第二時鐘域的時序生成所述經(jīng)修正校驗子信息。19.根據(jù)權(quán)利要求18所述的方法，其進一步包括以基于第三時鐘域的時序讀取所述讀取數(shù)據(jù)。5技術(shù)領(lǐng)域[0001]本公開大體上涉及半導(dǎo)體裝置，例如半導(dǎo)體存儲器裝置。背景技術(shù)[0002]半導(dǎo)體存儲器裝置可包含用于存儲信息的多個存儲器單元。所存儲信息可被編碼為二進制數(shù)據(jù)，且每一存儲器單元可存儲所述信息的單個位。由于各種不同的錯誤，信息可在存儲器單元中衰減或改變，這可能導(dǎo)致從存儲器裝置中讀出一或多個不正確的信息位(例如，具有與最初寫入的位不同的狀態(tài)的位)。[0003]存在許多應(yīng)用程序，其中確保從存儲器讀出的信息的高保真度為有用的。存儲器裝置可包含糾錯電路，所述糾錯電路可用于確定從存儲器單元讀出的信息與寫入到存儲器單元中的數(shù)據(jù)相比是否包含任何錯誤，且可糾正所發(fā)現(xiàn)錯誤。發(fā)明內(nèi)容取總線；糾錯碼(ECC)電路的寫入部分，其經(jīng)配置以從所述數(shù)據(jù)端子接收寫入數(shù)據(jù)，基于所述寫入數(shù)據(jù)生成奇偶校驗位，及沿著所述寫入總線將所述寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)提供給所述存儲體；及所述ECC電路的讀取部分，其經(jīng)配置以沿著所述讀取總線從所述存儲體接收讀取數(shù)據(jù)及讀取奇偶校驗，且基于所述讀取數(shù)據(jù)及所述讀取奇偶校驗生成讀取校驗子信[0005]在另一方面中，本申請案提供一種設(shè)備，其包括：讀取校驗子樹，其經(jīng)配置以沿著讀取總線接收讀取數(shù)據(jù)并基于所述讀取數(shù)據(jù)提供校驗子信息；鎖存器，其經(jīng)配置以存儲來自所述讀取總線的所述讀取數(shù)據(jù)；多路復(fù)用器，其經(jīng)配置以接收來自所述鎖存器的所述讀取數(shù)據(jù)及來自數(shù)據(jù)端子的寫入數(shù)據(jù)，并基于所述讀取數(shù)據(jù)及所述寫入數(shù)據(jù)沿著寫入總線提供經(jīng)修正寫入數(shù)據(jù)；及寫入校驗子樹，其經(jīng)配置以接收所述經(jīng)修正寫入數(shù)據(jù)并基于所述經(jīng)修正寫入數(shù)據(jù)生成寫入奇偶校驗，其中所述讀取校驗子樹以基于第一時鐘信號的時序操作，所述鎖存器以基于第二時鐘信號的時序操作，且所述多路復(fù)用器及所述寫入校驗子樹以基于第三時鐘信號的時序操作。[0006]在另一方面中，本申請案提供一種方法，其包括：響應(yīng)于掩碼寫入命令，沿著讀取總線從存儲器的存儲器陣列讀取讀取數(shù)據(jù)；利用讀取校驗子樹基于所述讀取數(shù)據(jù)來生成讀取校驗子信息；沿著所述存儲器的數(shù)據(jù)端子接收寫入數(shù)據(jù)；基于所述寫入數(shù)據(jù)及所述讀取數(shù)據(jù)生成經(jīng)修正寫入數(shù)據(jù)；利用寫入校驗子樹基于所述經(jīng)修正寫入數(shù)據(jù)及所述讀取校驗子信息，生成經(jīng)修正校驗子信息；及將所述經(jīng)修正寫入數(shù)據(jù)及所述經(jīng)修正校驗子信息沿著所述存儲器的寫入總線寫入到所述存儲器陣列。附圖說明[0007]圖1為根據(jù)本公開的一些實施例的半導(dǎo)體裝置的框圖。6[0008]圖2為根據(jù)本公開的一些實施例的存儲器的讀取及寫入路徑的框圖。[0009]圖3根據(jù)本公開的一些實施例在掩碼寫入操作中使用的存儲器裝置的一部分。[0010]圖4為根據(jù)本公開的一些實施例的存儲器裝置中的操作的時序圖。[0011]圖5為根據(jù)本公開的一些實施例在多個存儲體中的操作的時序圖。[0012]圖6A到6C為根據(jù)本公開的一些實施例的邏輯樹的示意圖。[0013]圖7為描繪根據(jù)本公開的一些實施例的方法的流程圖。具體實施方式[0014]某些實施例的以下描述本質(zhì)上僅為示范性的，且絕不旨在限制本公開或其應(yīng)用或使用的范圍。在以下對本系統(tǒng)及方法的實施例的詳細描述中，參考形成其一部分的附圖，且這些附圖以說明方式展示，其中可實踐所描述的系統(tǒng)及方法的特定實施例。對這些實施例進行了足夠詳細的描述，以使得所屬領(lǐng)域的技術(shù)人員能夠?qū)嵺`當(dāng)前公開的系統(tǒng)及方法，且應(yīng)當(dāng)理解，可利用其它實施例，且可在不背離本公開的精神及范圍的情況下進行結(jié)構(gòu)及邏輯改變。此外，出于清楚的目的，當(dāng)某些特征的詳細描述對所屬領(lǐng)域的技術(shù)人員是顯而易見的，從而不會使本公開的實施例的描述不清楚時，將不論述某些特征的詳細描述。因此，以下詳細描述不應(yīng)以限制的意義來理解，且本公開的范圍僅由所附權(quán)利要求書界定。[0015]存儲器裝置可包含具有多個存儲器單元的存儲器陣列，每一存儲器單元位于字線(行)及數(shù)字線(列)的交點處。在讀取或?qū)懭氩僮髌陂g，可激活行及列，且可在激活的行及列的交點處從存儲器單元讀取數(shù)據(jù)或?qū)?shù)據(jù)寫入到其中。存儲在存儲器陣列中的數(shù)據(jù)可包含多個數(shù)據(jù)位及多個奇偶校驗位，其可用于檢查數(shù)據(jù)位的完整性。奇偶校驗位中編碼的信息可用于更正最大數(shù)量的錯誤。例如，一組數(shù)據(jù)可包含i個數(shù)據(jù)位及k個奇偶校驗位，其可用于校正多達j個數(shù)據(jù)位。奇偶校驗位可由糾錯碼電路基于寫入到存儲器陣列的存儲器單元中的數(shù)據(jù)來生成。在讀取操作期間，糾錯碼電路可使用奇偶校驗位來確定讀取數(shù)據(jù)位是否正[0016]存儲器裝置還可執(zhí)行掩碼寫入操作，其中從存儲器陣列讀出一數(shù)據(jù)集，且在將經(jīng)修正數(shù)據(jù)集寫回到存儲器陣列(例如，被讀出的相同存儲器單元)之前，將所讀出數(shù)據(jù)的一部分替換為新數(shù)據(jù)(例如，從存儲器的數(shù)據(jù)端子)。作為掩碼寫入操作的一部分，也可生成奇偶校驗位并將其寫入到存儲器陣列。例如，作為掩碼寫入操作的一部分，糾錯碼(ECC)電路可接收從存儲器陣列讀取數(shù)據(jù)以及新的寫入數(shù)據(jù)，通過用新的寫入數(shù)據(jù)替換所述位的部分來修正讀取數(shù)據(jù)，基于經(jīng)修正數(shù)據(jù)集生成奇偶校驗位(例如，通過基于讀取數(shù)據(jù)修正奇偶校驗位以反映經(jīng)修正數(shù)據(jù)),且然后將經(jīng)修正數(shù)據(jù)及經(jīng)修正奇偶校驗寫回到存儲器陣列。掩碼寫入操作可會在存儲器的時序中形成瓶頸，這是因為掩碼寫入操作需要在存儲器中進行讀取操作及寫入操作兩者。例如，如果在ECC仍在處理先前掩碼寫入操作時接收到將使用ECC的新命令，那么上述情形可引起問題。因此，需要簡化ECC組件及讀取及寫入路徑的其它部分的時序。[0017]本公開針對用于糾錯的設(shè)備、系統(tǒng)及方法。存儲器裝置可包含數(shù)據(jù)端子及多個存儲體?？赏ㄟ^ECC電路的寫入部分將來自數(shù)據(jù)端子的寫入數(shù)據(jù)沿著寫入總線耦合到存儲體。讀取數(shù)據(jù)可沿著讀取總線從存儲體耦合到ECC電路的讀取部分，且然后輸出到數(shù)據(jù)端子。在掩碼寫入操作期間，可使用多個時序域(例如，第一組組件的第一域，第二組組件的第二域7的本地數(shù)據(jù)線(LIOT/B)、傳送門(TG)及互補主數(shù)據(jù)線(MIOT/B)傳送到讀取/寫入放大器120,所述互補主數(shù)據(jù)線通過數(shù)據(jù)放大器(DA)沿著讀取總線耦合到讀取糾錯碼(ECC)控制電路120。相反，從寫入ECC控制電路120輸[0021]半導(dǎo)體裝置100可采用多個外部端子，所述外部端子包含耦合到命令及地址總線[0022]時鐘端子被供應(yīng)有外部時鐘CK及/CK,外部時鐘CK及/CK被提供給輸入電路112.外命令解碼器106及內(nèi)部時鐘生成器114。內(nèi)部時鐘發(fā)生器114基于ICLK時鐘提供各種內(nèi)部時8[0024]可經(jīng)由命令/地址輸入電路102將命令作為內(nèi)部命令信號提供給命令解碼器106。命令解碼器106包含用以對內(nèi)部命令信號進行解碼以生成各種內(nèi)部信號及用于執(zhí)行操作的命令的電路。例如，命令解碼器106可提供用以選擇字線的行命令信號及用以選擇位線的列命令信號。[0025]裝置100可接收作為讀取命令的存取命令。當(dāng)接收到讀取命令，且向存儲體地址、行地址及列地址及時供應(yīng)讀取命令時，從存儲器陣列118中與行地址及列地址相對應(yīng)的存儲器單元讀取讀取數(shù)據(jù)。由命令解碼器106接收讀取命令，所述命令解碼器提供內(nèi)部命令，以使得沿著讀取總線(RBus)將來自存儲器陣列118的讀取數(shù)據(jù)提供給ECC控制電路120的讀取部分。讀取命令還可使得與讀取數(shù)據(jù)相關(guān)聯(lián)的一或多個奇偶校驗位沿著讀取總線被提供給ECC控制電路120.ECC控制電路120可使用奇偶校驗位來確定讀取數(shù)據(jù)是否包含任何錯誤，且如果檢測到任何錯誤，那么可對其進行校正以生成經(jīng)校正讀取數(shù)據(jù)。經(jīng)校正讀取數(shù)據(jù)經(jīng)由輸入/輸出電路122從數(shù)據(jù)端子DQ輸出到裝置100外部。[0026]裝置100可接收作為寫入命令的存取命令。當(dāng)接收到寫入命令時，且向所述寫入命令及時供應(yīng)存儲體地址、行地址及列地址，且通過DQ端子將寫入數(shù)據(jù)供應(yīng)給ECC控制電路120。供應(yīng)給數(shù)據(jù)端子DQ的寫入數(shù)據(jù)被寫入到與行地址及列地址相對應(yīng)的存儲器陣列118中的存儲器單元。寫入命令由命令解碼器106接收，所述命令解碼器提供內(nèi)部命令，以使得寫入數(shù)據(jù)被輸入/輸出電路122中的數(shù)據(jù)接收器接收。還可將寫入時鐘提供給外部時鐘端子，以時序輸入/輸出電路122的數(shù)據(jù)接收器接收寫入數(shù)據(jù)。經(jīng)由輸入/輸出電路122將寫入數(shù)據(jù)供應(yīng)給ECC控制電路120.ECC控制電路120的寫入部分可基于寫入數(shù)據(jù)生成多個奇偶校驗位，且可沿著寫入總線(WBus)將寫入數(shù)據(jù)及奇偶校驗位提供給存儲器陣列118,以將其寫入[0027]裝置100可接收作為掩碼寫入命令的存取命令。非掩碼寫入命令可期望將一定量(例如，一定數(shù)目的位)的數(shù)據(jù)寫入到存儲器陣列。當(dāng)橫跨DQ端子發(fā)射少于所述量的數(shù)據(jù)時，可使用掩碼寫入命令。作為掩碼寫入操作的一部分，裝置100可接收掩碼命令，以及存儲體地址、行地址及列地址以及寫入數(shù)據(jù)。裝置100還可接收掩碼信息掩碼信息可指示所供應(yīng)地址的哪些部分不應(yīng)被寫入。作為掩碼寫入操作的一部分，裝置100可首先從由相應(yīng)行列及存儲體地址規(guī)定的存儲器陣列118的行、列及存儲體讀出信息(例如，讀取數(shù)據(jù)及讀取奇偶校驗)。此信息可沿著讀取總線被讀出到ECC電路120的讀取部分?？赏ㄟ^IO電路122將寫入數(shù)據(jù)從數(shù)據(jù)端子DQ加載到ECC電路120的寫入部分。ECC電路120可通過用掩碼信號所規(guī)定的來自DQ端子的寫入數(shù)據(jù)替換讀取信息的某些位來生成經(jīng)修正寫入數(shù)據(jù)。ECC電路120可以基于經(jīng)修正寫入數(shù)據(jù)生成經(jīng)修正奇偶校驗信息，然后可沿著寫入總線提供經(jīng)修正數(shù)據(jù)及奇偶校驗，以將其寫回到地址所規(guī)定行、列及存儲體。[0028]裝置100可基于規(guī)范來操作，所述規(guī)范可定義用于各種操作的某些時序。例如，存取操作(讀取、寫入及掩碼寫入)可具有最小時序tCCD。換句話說，如果接收到存取命令，那么在裝置100可接收下一存取命令之前必須經(jīng)過時間tCCD。最小命令時序tCCD可以系統(tǒng)時鐘CK(及/或內(nèi)部時鐘ICLK,如本文中所描述)的周期來測量。例如，時序tCCD可為8個時鐘周期。在其它實例實施例中，可使用更長或更短的tCCD持續(xù)時間(例如4、6、10或12個時鐘周期)。tCCD的長度可基于在讀取及/或?qū)懭氩僮髌陂g占用讀取及寫入路徑的各個分量的時間9[0029]由于掩碼寫入操作既需要讀取又需要寫入，因此掩碼寫入可能占用讀取及寫入路路120在多個存儲體之間共享，因此如果第一存儲體在第一時間接收第一掩碼寫入命令，且第二存儲體在第二時間接收第二命令，所述第二時間為在第一時間之后的tCCD,那么可存在對ECC電路120的各種組件及/或讀取/寫入路徑的其它組件的重疊需求。例如，一個存儲體可正沿著總線將數(shù)據(jù)讀出到ECC電路120,同時數(shù)據(jù)正沿著總線從ECC電路120發(fā)送回到另一存儲體。[0030]每一ECC電路120可包含在讀取路徑與寫入路徑之間共享的某些組件，以及不共享的某些組件。例如，每一ECC電路可包含邏輯樹，所述邏輯樹可為耦合在一起以接收第一數(shù)目的數(shù)據(jù)位并提供第二數(shù)目的編碼位的邏輯電路組，其中編碼位的數(shù)目小于數(shù)據(jù)位的數(shù)目，且編碼位的狀態(tài)基于數(shù)據(jù)位的狀態(tài)?？纱嬖趯懭脒壿嫎浼白x取邏輯樹，以使得既需要讀取操作又需要寫入操作的操作(例如寫入掩碼操作)不會因為兩者都需要使用同一邏輯樹而成為瓶頸。類似地，可使用單獨的讀取總線(RBus)及寫入總線(WBus)來防止瓶頸。因此，可沿著讀取總線RBus將數(shù)據(jù)讀出到ECC電路120的讀取部分，同時ECC電路120的寫入部分沿[0031]ECC控制電路120可(從IO電路122或存儲器陣列118)接收一定數(shù)目的數(shù)據(jù)位，且可基于數(shù)據(jù)位的數(shù)目來使用一定數(shù)目的奇偶校驗位來校正數(shù)據(jù)位中的潛在錯誤。例如，作為寫入操作的一部分，ECC控制電路120可從IO電路122接收128個位的數(shù)據(jù)，且可基于那些128個數(shù)據(jù)位生成8個奇偶校驗位?？蓪?28個數(shù)據(jù)位及8個奇偶校驗位(例如，總共136個位)寫入到存儲器陣列118。作為實例讀取操作的一部分，ECC控制電路120可從存儲器單元陣列118接收128個數(shù)據(jù)位及8個奇偶校驗位。ECC控制電路120可使用8個奇偶校驗位來確定128控制電路120可能夠基于8個奇偶校驗位來定位及校正128個數(shù)據(jù)位中的多達一個錯誤。在掩碼寫入操作中，ECC控制電路120可從存儲器陣列接收128個讀取位及8個奇偶校驗位，用來自數(shù)據(jù)端子DQ的新數(shù)據(jù)替換那些位中的某一數(shù)目個，修正奇偶校驗位，且回寫128個寫入位及8個奇偶校驗位。雖然可參考使用8個奇偶校驗位在128個數(shù)據(jù)位中發(fā)現(xiàn)一個錯誤的ECC電路來論述各種實施例，但應(yīng)理解，這些僅出于說明目的，且在其它實例實施例中可使用其它數(shù)目個數(shù)據(jù)位、錯誤位及奇偶校驗位。[0032]裝置100還可接收命令，所述命令致使其實施一或多個刷新操作，作為自刷新模式的一部分。在一些實施例中，可從外部向存儲器裝置100發(fā)出自刷新模式命令。在一些實施例中，自刷新模式命令可由裝置的組件周期性地生成。在一些實施例中，當(dāng)外部信號指示自刷新進入命令時，刷新信號AREF也可被激活。刷新信號AR示進入自刷新模式的信號時被激活的脈沖信號。刷新信號AREF可在命令輸入之后立即被激活一次，且此后可在所期望內(nèi)部時序被周期性地激活。刷新信號AREF可用于在自刷新模式期間控制刷新操作的時序。因此，刷新操作可自動繼續(xù)。自刷新退出命令可導(dǎo)致刷新信號控制電路116將刷新行地址RXADD供應(yīng)給行解碼器108,所述行解碼器可刷新由刷新行地址[0033]電源端子被供應(yīng)有電源電勢VDD及VSS.電器電路124.內(nèi)部電壓發(fā)生器電路124基于供應(yīng)給電源端子的電源電勢VDD及VSS,產(chǎn)生各種電路塊中使用。電源端子的電源電勢VDD及VSS相同的電勢。在本公開的另一實施例中，供應(yīng)給電源端子的端子的電源電勢VDDQ及VSSQ用于輸入/輸出電路122,以使得由輸入/輸出電路122產(chǎn)生的電源噪聲不會傳播到其它電路塊。[0035]圖2為根據(jù)本公開的一些實施例的存儲器的讀取及寫入路徑的框圖。存儲器200為例如圖1的裝置100的存儲器裝置的一部分的視圖。存儲器200為簡化視圖，其展示與來自數(shù)[0036]存儲器200包含多個存儲體202。每一存儲體202具有數(shù)據(jù)放大器(DA)204及寫入緩的實例中針對每一存儲體202展示單個數(shù)據(jù)放大器204及寫入緩沖器206,但應(yīng)理解，每存儲體可存在任何數(shù)目個數(shù)據(jù)放大器204及/或?qū)懭刖彌_器206,且給定存儲體中的數(shù)據(jù)放大器及寫入緩沖器的數(shù)目可彼此不同。[0037]當(dāng)給定存儲體以及所述存儲體的行及列被激活時，數(shù)據(jù)可沿著位線被讀出到數(shù)據(jù)放大器204,所述數(shù)據(jù)放大器然后可沿著共享讀取總線RBus提供彼數(shù)據(jù)。每一存儲體202還包含寫入緩沖器206,其從寫入總線接收數(shù)據(jù)，且然后將其提供給激活的行及列的交點處的存儲器單元。存儲體202中的每一個可共同地耦合到讀取總線RBus及寫入總線WBus。在一些實施例中，可存在多個讀取總線及寫入總線，每一讀取總線及寫入總線耦合到多個存儲體(在所述狀況下，可針對每對總線重復(fù)圖2的組件)。[0038]數(shù)據(jù)端子DQ可用于向存儲器200發(fā)送及接收數(shù)據(jù)。數(shù)據(jù)端子DQ可串行地接收大量數(shù)據(jù)，且IO電路208可用于在DQ端子的串行數(shù)據(jù)格式與存儲器裝置200的并行數(shù)據(jù)之間進行電路208的解串行器電路可將其轉(zhuǎn)換為并行的8個位，然后可將其提供給寫入ECC電路210。類似地，作為讀取操作的一部分，讀取ECC電路212可提供與IO電路208的串行器并行的8個位，所述串行器可沿著DQ端子將其串行組合成8個位。在(非掩碼)寫入操作或讀取操作期間，幾個數(shù)據(jù)端子可各自具有多個位的突發(fā)(例如，16個端子，每一端子8個位的突發(fā)，總計128個位)。在掩碼寫入操作期間，可沿著少于所有數(shù)據(jù)端子提供突發(fā)(例如，沿著2個端子的[0039]存儲器200還包含時鐘發(fā)生器電路220(例如，圖1的114),其接收外部時鐘信號CK(及/或例如圖1的ICLK的緩沖內(nèi)部時鐘信號)并提供多個本地時鐘LCLK。不同LCLK信號可用于控制沿著讀取及寫入路徑的各種操作。例如，ECC電路210及212的讀取及寫入部分可彼此接收不同的本地時鐘信號。此可允許讀取部分210及寫入部分212獨立地起作用，例如在掩碼寫入操作期間。[0040]不同的本地時鐘信號可具有不同的時序。例如，每一本地時鐘信號可在系統(tǒng)時鐘11CK的指定數(shù)目的周期之后具有脈沖。可將具有不同時序的本地時鐘LCLK提供給不同的組件，以相對于彼此控制其時序。其它本地時鐘信號可為振蕩信號，其頻率基于系統(tǒng)時鐘。其它本地時鐘信號LCLK可具有獨立于系統(tǒng)時鐘CK的時序。圖3中更詳細地詳述不同時鐘信號及其在掩碼寫入操作中的使用。[0041]使用單獨的讀取及寫入路徑，例如包含讀取總線Rbus及ECC電路212的讀取部分的讀取路徑以及包含寫入總線WBus及ECC電路210的寫入部分的寫入路徑，意味著數(shù)據(jù)可沿著讀取路徑及寫入路徑兩者同時地行進。例如，如果以最快可能時序接收命令(例如，每tCCD時鐘周期接收一新命令),那么在掩碼寫入操作期間，可存在時間，其中沿著讀取總線RBus讀出與第一存取命令相關(guān)聯(lián)的數(shù)據(jù)，同時沿著寫入總線WBus寫入與第二存取命令相關(guān)聯(lián)的數(shù)據(jù)。類似地，在掩碼寫入命令期間，ECC電路210及212的兩個部分可同時地使用以處理來自讀取數(shù)據(jù)及新寫入數(shù)據(jù)的奇偶校驗。[0042]圖3根據(jù)本公開的一些實施例在掩碼寫入操作中使用的存儲器裝置的一部分。在一些實施例中，存儲器300可包含在圖1的存儲器100及/或圖2的存儲器200中。在圖3的存儲器300中，某些組件已被省略。存儲器300展示在存儲器的多個存儲體之間共享的ECC電路302,而圖3中展示的存儲器300的其它組件為特定于存儲體的。例如，感測放大器312、鎖存器322、鎖存器348及寫入驅(qū)動器349可與特定存儲體相關(guān)聯(lián)。因此，存儲體相關(guān)聯(lián)的組件可針對每一存儲體重復(fù)多次，且也可針對每一存儲體重復(fù)，且可共同地耦合到ECC電路302.為了清楚起見，僅展示單一組存儲體相關(guān)聯(lián)的組件。[0043]存儲器300包含一組組件，其作為掩碼寫入操作的一部分基于多個不同的時鐘域進行操作。在圖3的實例中，展示四個不同的時鐘域，掩碼讀取時鐘域310、讀取總線域320、校驗子域330及寫入域340。每一域可與不同的時鐘信號(例如，分別掩碼讀取時鐘、讀取總線時鐘、校驗子時鐘及寫入域時鐘)相關(guān)聯(lián)。不同時鐘域可表示一組組件，這些組件具有基于特時序鐘信號及/或基于從所述時鐘信號導(dǎo)出的信號的時序。[0044]時序域310、320、330及340中的每一個可基于不同時鐘信號，其可用于管理所述時序域內(nèi)的組件的操作，以使得發(fā)布給不同存儲體的掩碼寫入命令可在存儲器300的不同部分中進行操作。例如，第一時序域310的組件可正在處理發(fā)布給第一存儲體的掩碼寫入命令，而同時第二時序域320的組件可正在處理發(fā)布給第二存儲體的掩碼寫入命令。在一些實施例中，不同的時序域可用于順序地處理發(fā)布給相同存儲體的不同命令。[0045]每一時序域可接收激活的時鐘信號，且時鐘信號可由小于命令之間的最小時序域310的分量之后約6個時鐘周期，激活第二時序域320的分量，可在激活第二時序域320之后約8個時鐘周期來激活第三時序域330的組件，且可在激活第三時序域330之后約7個時鐘周期，激活第四時序域340的組件。在其它實例中，可使用時序域的于掩碼寫入操作以及讀取組件及寫入組件兩者均需要相對較長時間來執(zhí)行，因此與可接收新命令的速度相比，可基于掩碼寫入命令的長度來選擇時序域的數(shù)目。例如，基于執(zhí)行4*tCCD或更小時鐘周期的掩碼寫入操作來布置存儲器300。由于每一時序域在tCCD或更短的時序域。[0046]以此方式，可向第一存儲體發(fā)出第一掩碼寫入命令，且第一時域310的組件可開始對其進行處理。假設(shè)可能的最快操作，在稍后的時間tCCD處，接收第二存取命令，且第一時域310的組件可開始對其進行處理。然而，到那時，第二時域320已接管對第一掩碼寫入命令進行處理。圖4到5更詳細地描述各種操作的時序。[0047]存儲器300包含數(shù)據(jù)感測放大器(DSA)312.DSA312可為掩碼讀取時鐘域310的一部分。DSA312可耦合到主輸入/輸出線MIO,主輸入/輸出線MIO可將DSA耦合到存儲器陣列于掩碼讀取域310的掩碼讀取時鐘信號向列激活信號CDAE提供時序。DSA312可放大或以其[0048]DSA312將經(jīng)放大位提供給讀取總線時域320。鎖存器322存儲由DSA312提供的信息。鎖存器322經(jīng)計時到讀取總線使能信號LBusRdEnMRD?？苫谧x取總線時鐘信號為讀取總線使能信號LBusRdEnMRD提供時序。鎖存器322可幫助將數(shù)據(jù)從掩碼讀取域310轉(zhuǎn)換到讀取總線域320。沿著共用讀取總線LBusRd提供存儲在鎖存器322中的數(shù)據(jù)(以及來自其它類似鎖存器的數(shù)據(jù)),作為對讀取校驗子樹324的輸入。因此，DSA312及鎖存器322均可接近于其所相關(guān)聯(lián)的存儲體，而校驗子樹324可位于存儲器300的共享區(qū)域中。校驗子樹324可為ECC電路302的讀取部分的一部分。[0049]校驗子樹324可包含多個邏輯門，且可基于沿著讀取總線接收的讀取數(shù)據(jù)的狀態(tài)來生成校驗子信息。校驗子信息可基于沿著讀取總線LBusRd讀出的一或多個數(shù)據(jù)位的狀態(tài)。例如，可基于128個數(shù)據(jù)位生成8個校驗子位。在圖6A到6C中更詳細地描述實例校驗子樹。[0050]校驗子樹324可沿著讀取總線LBusRd接收來自存儲器陣列的讀取數(shù)據(jù)以及與所述讀取數(shù)據(jù)相關(guān)聯(lián)的讀取奇偶校驗兩者。校驗子樹324可基于讀取數(shù)據(jù)生成奇偶校驗并將此讀取校驗子信息，所述讀取校驗子信息可指示讀取奇偶校驗與基于讀取數(shù)據(jù)生成的奇偶校驗之間是否(及在何處)存在任何差異。這些差異可指示讀取數(shù)據(jù)在寫入時與讀取時之間存在差異，且校驗子信息可用于校正此類差異。[0051]校驗子樹324將校驗子提供給校驗子域330的組件，且鎖存器322將讀取數(shù)據(jù)提供給校驗子域330。特定而言，鎖存器332可接收校驗子信息，而鎖存器3332及334可被計時到校驗子信號synOCapMRD,所述校驗子信號synOCapMRD可為(或可基于)管控校驗子時鐘域330的校驗子時鐘信號。鎖存器332將校驗子提供給錯誤突發(fā)檢查電路336。錯誤突發(fā)檢查336可審閱校驗子信息，以確定校驗子信息中是否存在任何錯誤。錯誤突發(fā)檢查336可將關(guān)于任何所檢測到錯誤的信息發(fā)送到奇偶校驗編輯器345。例如，錯誤突發(fā)檢查電路336可提供信息，所述信息對在校驗子內(nèi)錯誤所在的位置進行編碼。[0052]在掩碼寫入操作期間，錯誤突發(fā)檢查電路336也可接收數(shù)據(jù)掩碼信號DM。數(shù)據(jù)掩碼信號DM可指示所檢測到錯誤是否與被掩蔽(例如，被維持)或未被掩蔽(例如，即將被來自DQ端子的新的寫入數(shù)據(jù)所覆蓋)的數(shù)據(jù)位相關(guān)聯(lián)。錯誤突發(fā)檢查電路336可接收DM信號，且可使用DM信號來確定是否掩蔽任何錯誤位。如果DM信號指示所檢測到錯誤位未被掩蔽，那么存儲器300可不采取任何動作來修復(fù)所檢測到錯誤(例如，因為當(dāng)所述位被覆蓋時所述錯誤將被“修復(fù)”)。如果DM信號指示所檢測到錯誤位被掩蔽，那么存儲器300可更新由校驗子樹344提供的奇偶校驗的狀態(tài)(例如，利用奇偶校驗編輯電路345)。在一些實施例中，可在將讀取數(shù)據(jù)中的錯誤寫回到存儲器陣列之前對其進行校正(例如，通過使用多路復(fù)用器342與鎖存器347之間的校正電路)。在一些實施例中，讀取數(shù)據(jù)中的錯誤可原樣寫回到存儲器陣列。錯誤突發(fā)檢查電路336可基于校驗子信息及DM信號提供指示是否應(yīng)校正給定位的信號。[0053]來自數(shù)據(jù)端子DQ的寫入數(shù)據(jù)與從存儲器陣列讀取的數(shù)據(jù)(例如，存儲在鎖存器334中)一起作為輸入提供給多路復(fù)用器342。多路復(fù)用器342可具有耦合到數(shù)據(jù)掩碼信號DM的選擇器端子。數(shù)據(jù)掩碼信號DM可指示讀取數(shù)據(jù)的哪些位應(yīng)被來自DQ端子的新寫入數(shù)據(jù)替換，且哪些讀取數(shù)據(jù)應(yīng)被寫回到存儲器陣列。因此，多路復(fù)用器342可通過用來自DQ端子的寫入數(shù)據(jù)替換某些讀取位來生成經(jīng)修正數(shù)據(jù)。所述校驗子可基于寫入域340以時序來操作。[0054]多路復(fù)用器342將經(jīng)修正數(shù)據(jù)提供給校驗子樹344。在一些實施例中，校驗子樹344可類似于校驗子樹324。在一些實施例中，兩個校驗子樹324及344可具有相同邏輯，只不過校驗子樹342可具有將讀取奇偶校驗與所生成奇偶校驗進行比較的額外XOR邏輯，而校驗子樹344可生成奇偶校驗但不對其進行比較。校驗子樹344基于經(jīng)修正寫入數(shù)據(jù)提供奇偶校驗信息。奇偶校驗信息被提供給奇偶校驗編輯電路345,所述奇偶校驗編輯電路使用來自錯誤突發(fā)檢查電路336的校驗子錯誤信息來編輯由校驗子樹344提供的校驗子。奇偶校驗編輯電路345可校正由校驗子樹344提供的校驗子中的錯誤。奇偶校驗編輯電路345可將奇偶校驗提供給鎖存器346。鎖存器347可從多路復(fù)用器342接收經(jīng)修正數(shù)據(jù)。[0055]奇偶校驗編輯電路345可包含XOR邏輯門，所述XOR邏輯門具有耦合到讀取校驗子信息的輸入(例如，來自校驗子樹324),以及耦合到校驗子樹344提供的寫入奇偶校驗的輸入。XOR門提供信號，所述信號指示讀取校驗子是否不同于寫入奇偶校驗。XOR門的輸出耦合到多路復(fù)用器，所述多路復(fù)用器具有耦合到來自校驗子樹344的寫入奇偶校驗的另一輸入端。多路復(fù)用器具有選擇端，所述選擇端耦合到來自錯誤突發(fā)檢查電路336的信號，所述信號指示寫入奇偶校驗是否需要編輯。如果寫入奇偶校驗不需要編輯，那么將寫入奇偶校驗作為奇偶校驗通過多路復(fù)用器。如果寫入奇偶校驗需要編輯，那么將XOR門的輸出用作多路復(fù)用器的輸出作為奇偶校驗。[0056]鎖存器346及347可耦合到寫入列選擇信號CDTSW,其可為寫入域340的一部分。鎖存器347可存儲經(jīng)修正寫入數(shù)據(jù)(例如，來自DQ端子的讀取數(shù)據(jù)及新數(shù)據(jù)的混合),而鎖存器346存儲與經(jīng)修正寫入數(shù)據(jù)相關(guān)聯(lián)的經(jīng)校正奇偶校驗。鎖存器346及347沿著寫入總線LBusWr將經(jīng)修正數(shù)據(jù)及奇偶校驗提供給例如鎖存器348的與存儲體相關(guān)聯(lián)的電路。鎖存器348可存儲經(jīng)修正寫入數(shù)據(jù)及奇偶校驗信息，直到是時候?qū)⑵鋵懭氲酱鎯ζ麝嚵小0057]鎖存器348將經(jīng)修正寫入數(shù)據(jù)及校驗子數(shù)據(jù)提供給寫入驅(qū)動器349(例如，圖2的206),所述寫入驅(qū)動器將信息沿著MIO總線寫入到存儲器陣列的存儲器單元。[0058]除了在圖3中作為掩碼寫入操作的一部分描述的組件之外，存儲器300還可包含在讀取操作中使用的組件，例如解碼器352及校正電路354。這些電路被展示為與其它組件斷開連接，因為其未被用作掩碼寫入操作的一部分，然而應(yīng)理解，可使用額外耦合器及選擇器(例如，多路復(fù)用器及開關(guān))來在讀取操作期間將解碼器352及校正電路354耦合到各種其它組件。[0059]在讀取操作期間，可通過DSA312將讀取數(shù)據(jù)及奇偶校驗讀出到鎖存器322?？裳刂x取總線提供讀取數(shù)據(jù)，且將其用作校驗子樹324的輸入，且還可將其傳送到校正電路354.校驗子樹324可基于讀取數(shù)據(jù)生成校驗子信息，所述校驗子信息可提供給解碼器電路352。解碼器電路352可將校驗子信息解碼為指示哪些位錯誤的信號。校正電路354可變更來自解碼器電路352的基于讀取數(shù)據(jù)的解碼信號的一或多個位。然后可將經(jīng)校正讀取數(shù)據(jù)提供給數(shù)據(jù)端子DQ以從存儲器300讀取。[0060]在(非掩碼)寫入操作期間，除了可不使用多路復(fù)用器342及奇偶校驗編輯電路345之外，可以與先前描述的方式大致類似的方式來使用寫入域340的組件。替代地，校驗子樹344可生成校驗子信息，所述校驗子信息可被編碼為奇偶校驗信息。來自DQ端子的奇偶校驗信息及數(shù)據(jù)然后可沿著寫入總線傳遞并被寫入存儲器陣列的存儲器單元。[0061]圖4為根據(jù)本公開的一些實施例的存儲器裝置中的操作的時序圖。在一些實施例中，時序圖400可表示例如圖1的存儲器100及/或圖2的存儲器200的存儲器的操作。時序圖400表示單個存儲體(例如，圖2的存儲體202)內(nèi)的操作。[0062]時序圖300的水平軸線展示以系統(tǒng)時鐘CK的周期數(shù)目表示的時間。垂直軸表示存儲器的不同功能組件，其中框指示所述功能組件在指定的時間長度內(nèi)正在執(zhí)行經(jīng)標(biāo)記任務(wù)。當(dāng)發(fā)出內(nèi)部掩蔽寫入(MWR)命令時，在第一時間t1設(shè)置水平軸線的原點?？身憫?yīng)于存儲器(例如，從控制器)接收到的掩蔽寫入命令來發(fā)布內(nèi)部掩蔽寫入命令。因此，在水平軸上的-32處的初始時間t0的命令可指示初始時間t0為在第一時間t1之前的32個時鐘周期。應(yīng)理解，圖4中所展示的時序僅用于示范性目的，且其它時序可用于其它操作。[0063]在初始時間t0之前的時間，存儲器沿著C/A端子接收寫入命令WR。在時間t0處，存到數(shù)據(jù)之后(例如，對于8個時鐘周期，對于8個串行位中的每一個各一個),I/O電路的數(shù)據(jù)總線倒置(DBI)電路可開始對數(shù)據(jù)進行解串行，所述數(shù)據(jù)隨后可通過I/0電路沿著信道提[0064]在沿著信道提供數(shù)據(jù)之后(例如，在約時間-16理寫入數(shù)據(jù)。例如，寫入校驗子樹(例如，圖3的344)可生成可被編碼為奇偶校驗的校驗子。然后可沿著寫入總線(LBusWr)將寫入數(shù)據(jù)及所生成奇偶校驗提供給存儲體。沿著寫入總線生成奇偶校驗并提供數(shù)據(jù)及奇偶校驗的過程可需要大約10個時鐘周期(例如，從約-16到約-6)。[0065]在存儲體(例如，通過存儲體地址激活的存儲體)中，寫入數(shù)據(jù)及奇偶校驗可沿著存儲器陣列的輸入/輸出總線(例如主輸入/輸出MIO及本地輸入/輸出LIO)加載。當(dāng)數(shù)據(jù)沿著主總線及本地總線加載時，所述數(shù)據(jù)可開始沿著存儲器的各個列進行提供。列可由列選擇信號CS規(guī)定。數(shù)據(jù)位及奇偶校驗位可在被激活列及被激活行的交點處被寫入到存儲器單[0066]從時序圖400可看出，在(非掩碼)寫入操作期間，寫入路徑中使用的最長任何組件約為8個時鐘周期。此表示時序tCCD。在其它實例實施例存儲器中可使用不同時序。[0067]在第一時間t1或之前，存儲器可在C/A端子處接收掩碼寫入(MWR)命令。在第一時間t1,存儲器可發(fā)出內(nèi)部MWR命令。連同掩碼寫入命令(例如，在存儲器的C/A端子處),存儲器也可開始在DQ端子處接收寫入數(shù)據(jù)。此通常類似于在t0開始的寫入操作。除了在DQ端子處接收數(shù)據(jù)時，在接收到MWR命令之后不久，存儲器可形可涉及激活存儲器的列選擇CS信號以激活一或多個列，以便沿著所述列從存儲器單元(與活動行交點處)讀取數(shù)據(jù)。從存儲器陣列讀取數(shù)據(jù)(例如，通過激活CS信號)可與沿著DQ端子傳入的寫入數(shù)據(jù)重疊。[0068]在時間t1之后約8個時鐘周期，數(shù)據(jù)可停止被接收，且可移動至數(shù)據(jù)總線倒置DBI電路。在約同時，讀取數(shù)據(jù)可開始沿著存儲器的本地輸入/輸出總線LIO傳送到數(shù)據(jù)感測放大器DSA.LIO及DSA的使用可與列選擇信號仍然處于活動狀態(tài)重疊。[0069]在時間t1之后約12個時鐘周期，可將寫入數(shù)據(jù)從DBI傳送到信道。在約同時，讀取數(shù)據(jù)可從數(shù)據(jù)感測放大器DSA傳送到讀取總線LBusRd。此可將讀取數(shù)據(jù)(及相關(guān)聯(lián)讀取奇偶校驗)移動到包含共享組件(例如ECC電路)的存儲器區(qū)域。[0070]在時間t1之后約16個時鐘周期，ECC電路的寫入部分及讀取部分兩者可變?yōu)樽饔弥?。讀取部分及寫入部分可均同時處于作用中，因為讀取部分及寫入部分包含單獨校驗子樹(例如，分別為圖3的324及344)。ECC電路的讀取部分可基于讀取數(shù)據(jù)生成并檢查奇偶校驗。ECC電路的寫入部分可將來自DQ電路的新寫入數(shù)據(jù)及讀取數(shù)據(jù)一起合成以生成經(jīng)修正寫入數(shù)據(jù)，且然后可基于經(jīng)修正數(shù)據(jù)生成寫入奇偶校驗。基于讀取數(shù)據(jù)的奇偶校驗可用于校正寫入奇偶校驗中存在的任何錯誤，以生成經(jīng)修正奇偶校驗。[0071]在時間t1之后約20個時鐘周期，沿著寫入總線LBusWr將經(jīng)修正寫入數(shù)據(jù)及經(jīng)修正奇偶校驗提供給由連同掩碼寫入命令MWR一起提供的存儲體地址所規(guī)定的存儲體。在時間t1之后大約26個時鐘周期，經(jīng)修正寫入數(shù)據(jù)及奇偶校驗可在存儲體中，且可沿著主I/0總線MIO及本地I/0總線LIO提供。列選擇信號CS可作為寫入操作的一部分被激活，以沿著單個位線(列)提供經(jīng)修正寫入數(shù)據(jù)及奇偶校驗數(shù)據(jù)的位，以使得可將那些位寫入到在那些位線及經(jīng)激活行的交點處的存儲器單元。[0072]圖5為根據(jù)本公開的一些實施例在多個存儲體中的操作的時序圖。圖5的時序圖500可類似于圖4的時序圖400,除了在時序圖500中展示與多個存儲體相關(guān)聯(lián)的命令及操作(與圖4的單個存儲體相反)。為了簡潔起見，將不再相對于圖5再次描述與關(guān)于圖4所描述的那些特征類似的特征。為了清楚起見，已省略MIO/LIO線的某些操作，因為這些操作為存儲體特定，且不同存儲體中的操作可重疊。[0073]在時序圖500中，不同陰影用于指示某些不同操作與發(fā)布給不同存儲體的命令相同組件，而其它組件(例如，ECC電路，寫入及讀取總線)組件正在執(zhí)行與來自指定存儲體的數(shù)據(jù)相關(guān)聯(lián)的任務(wù)。類似于圖4的命令，圖5的命令可表示響應(yīng)于提供給存儲器的外部命令(例如，由控制器)而由存儲器(例如，從圖1的命令解碼器106)發(fā)出的內(nèi)部命令。[0074]在初始時間t0,向第一存儲體發(fā)出寫入命令。存儲器可類似于在圖4中的t0開始描述的寫入命令的方式處理寫入命令。在第一時間t1,接收用于第二存儲體的寫入命令。第一時間t1可與初始時間t0分開命令tCCD之間的最小規(guī)定時間。在圖5的實例中，時間tCCD為8個時鐘周期，且因此當(dāng)時間t0為-40個時鐘周期(從處于第五時間t5的0時間開始)時，時間t1處于約-32時鐘周期。如可看出，從時間t0到t1,沿著DQ端子提供與對第一存儲體的寫入操作相關(guān)聯(lián)的數(shù)據(jù)。然而，在時間t1處，DQ端子開始接收與對第二存儲體的寫入操作相關(guān)聯(lián)的數(shù)據(jù)。同時，在t1,與對第一存儲體的寫入操作相關(guān)聯(lián)的數(shù)據(jù)在DBI(且然后在信道)上。以此方式，存儲器可同時處理與多個存儲體相關(guān)聯(lián)的命令，因為不需要一個組件來處理與兩個存取命令相關(guān)聯(lián)的信息。寫入命令相關(guān)聯(lián)的列選擇信號在t4之后約2個時鐘周期結(jié)束，因此兩個操作在列選擇信號[0076]在第五時間t5,第二存儲體接收掩碼寫入命令。在第六時間t6,第二存儲體接收(非掩碼)寫入命令。使用單獨的讀取總線及寫入總線以及ECC電路的獨立讀取及寫入部分寫入命令，其也在t6接收(非掩碼)寫入命令，所述t6為在t5之后的tCCD(例如8個時鐘周繪用于生成編碼位的邏輯的特定布置。圖6B及6C展示邏輯樹的可用于實施圖表600的全部[0078]邏輯圖600以及電路601及610可表示邏輯樹的一部分，所述邏輯樹被用作例如讀[0079]寫入位WD經(jīng)布置以對應(yīng)于數(shù)據(jù)端子DQ,及作為突發(fā)被接收在所述數(shù)據(jù)端子上的[0080]邏輯電路601包含邏輯電路的第一塊602及邏輯電路的第二塊603。塊602及603接個輸入提供輸出。四個此類XOR門(例如，耦合到16個WD位)各自向第三塊604中的XOR門提供輸出。第二塊603類似于第一塊602,且具有耦合到16個寫入數(shù)據(jù)WD位的四個XOR門，且在第三塊604中將四個輸出提供給XOR門的輸入。第三塊604包含分別耦合到第一塊602的四個輸經(jīng)XOR運算產(chǎn)生對應(yīng)于圖表600的列SHO的連接的寫入奇偶校驗位WP’0。與電路601類似的邏輯可用于為圖表600的接下來的兩列SH1及SH2生成奇偶校驗位WP’1及WP'2。[0081]電路610展示實例邏輯電路，其可用于生成與圖表600的列SH3至SH7相關(guān)聯(lián)的奇偶校驗位WP'’3至WP'7。在電路601中，在圖表600的每一列中為作用中(例如，用1標(biāo)記)的設(shè)置數(shù)目個輸入(例如，32個位)。然而，在電路610中，在不同的列中路610包含第一塊611,所述第一塊包含多個XOR門，如由圖表600所指示，所述XOR門耦合到的每一者提供寫入奇偶校驗位WP’中的一者。[0082]圖7為描繪根據(jù)本公開的一些實施例的方法的流程圖。方法700可表示使用如圖1-6C中的一或多個中所描述的組件及時序來執(zhí)行掩碼寫入操作的方法。[0083]方法700從框710開始，框710描述響應(yīng)于掩碼寫入命令而沿著讀取總線從存儲器的存儲器陣列讀取讀取數(shù)據(jù)。存儲器可在命令/地址端子(C/A)處接收掩碼寫入命令，以及指示應(yīng)讀取哪些存儲器單元的存儲體、行及列地址。存儲器還可接收數(shù)據(jù)掩碼信號DM,所述數(shù)據(jù)掩碼信號DM可指示應(yīng)用新數(shù)據(jù)覆蓋讀取位中的哪個以生成經(jīng)修正數(shù)據(jù)，所述經(jīng)修正數(shù)據(jù)被寫回到由存儲體、行及列地址指示的存儲