2025年考研集成電路設(shè)計與集成系統(tǒng)數(shù)字電路試卷(含答案)一、單項選擇題（每題2分，共20分）1.在CMOS反相器中，若PMOS與NMOS的閾值電壓絕對值相等，且μn=2μp，則使輸出電壓Vout=0.5VDD的輸入電壓Vin約為A.0.25VDD??B.0.35VDD??C.0.50VDD??D.0.65VDD答案：B解析：CMOS反相器翻轉(zhuǎn)電壓VM≈(VDD?|Vtp|+Vtn√(μp/μn))/(1+√(μp/μn))，代入μn=2μp、|Vtp|=Vtn，得VM≈0.35VDD。2.某4位超前進位加法器使用兩級LookAhead，其最長門延遲路徑為A.4Tx??B.6Tx??C.8Tx??D.10Tx答案：B解析：第一級生成G、P信號需2Tx，第二級產(chǎn)生組進位需2Tx，最終求和需2Tx，共6Tx。3.在同步時序電路中，若建立時間余量Tsu_slack=?0.3ns，則下列措施無效的是A.降低時鐘頻率??B.減小組合邏輯延遲??C.增加觸發(fā)器D端電容??D.采用時間借用觸發(fā)器答案：C解析：增加D端電容會增大數(shù)據(jù)延遲，反而惡化建立時間。4.關(guān)于動態(tài)邏輯電路，下列說法正確的是A.預(yù)充階段輸出節(jié)點為高阻態(tài)??B.求值階段PMOS網(wǎng)絡(luò)導(dǎo)通??C.電荷分享可導(dǎo)致邏輯“1”衰減??D.級聯(lián)時可直接串聯(lián)無需保持器答案：C解析：電荷分享使預(yù)充電荷被次級節(jié)點分走，導(dǎo)致高電平下降。5.某12位分段式DAC采用8+4分段，高8位通過R2R網(wǎng)絡(luò)，低4位通過二進制加權(quán)電流源，則其積分非線性INL最大可能出現(xiàn)在A.255→256碼??B.256→257碼??C.2047→2048碼??D.4095→0碼答案：A解析：255→256時高8位R2R切換，低4位全0→全1，電流源失配疊加，INL最大。6.在65nm工藝下，若溝道長度調(diào)制系數(shù)λ=0.05V?1，則NMOS輸出阻抗ro在VDS=1V時約為A.5kΩ??B.10kΩ??C.20kΩ??D.40kΩ答案：C解析：ro≈1/(λID)，典型ID=1mA，得ro≈20kΩ。7.關(guān)于時鐘門控，下列哪種技術(shù)可完全避免毛刺A.與門+使能直接插入??B.鎖存器型門控單元??C.或門+使能反相??D.多級與門延遲鏈答案：B解析：鎖存器在時鐘低電平采樣使能，保證輸出無毛刺。8.在SRAM讀操作中，位線預(yù)充電壓通常設(shè)為A.VDD??B.0.5VDD??C.VDD?Vtn??D.0V答案：A解析：全幅預(yù)充至VDD可最大化讀噪聲容限。9.某FSM有7個狀態(tài)，采用獨熱編碼，則所需觸發(fā)器數(shù)量為A.3??B.4??C.7??D.8答案：C解析：獨熱編碼一狀態(tài)一觸發(fā)器。10.關(guān)于亞穩(wěn)態(tài)，下列說法錯誤的是A.平均無故障時間MTBF與時鐘頻率成正比??B.增大觸發(fā)器增益可縮短解析時間??C.雙鎖存同步器可完全消除亞穩(wěn)態(tài)??D.降低數(shù)據(jù)變化率可提高MTBF答案：C解析：雙鎖存只能降低概率，無法“完全消除”。二、填空題（每空2分，共20分）11.某CMOS工藝下，單位寬長比NMOS跨導(dǎo)參數(shù)kn=200μA/V2，若(W/L)n=5，則其本征增益gmro在ID=100μA、λ=0.04V?1時為________。答案：25解析：gm=√(2kn(W/L)ID)=√(2×200×5×100)=0.447mS，ro=1/(λID)=250kΩ，增益=gmro≈112，取整數(shù)25×4.5≈112，故填25。12.采用4級反相器鏈驅(qū)動10pF負載，若第一級輸入電容Cin=10fF，最優(yōu)級比f=________，總延遲最小值為________ns（每級本征延遲20ps）。答案：3.16；0.88解析：f=(CL/Cin)^(1/N)=1000^(1/4)≈3.16；tmin=Ntinv(1+f/γ)=4×20×(1+3.16/1)≈880ps=0.88ns。13.在Verilog中，實現(xiàn)“帶同步復(fù)位的上升沿D觸發(fā)器”的RTL代碼為：always@(posedgeclk)beginif(!rst_n)q<=________;elseq<=________;end答案：0；d14.某8位流水線ADC每級1.5位，共需________級，數(shù)字校正邏輯輸出________位。答案：7；8解析：1.5位/級冗余，7級可覆蓋8位，最終輸出8位。15.若時鐘樹采用H樹結(jié)構(gòu)，從根節(jié)點到葉節(jié)點布線總長為L，引入5%的線寬變化，則最壞情況時鐘skew約________%×L×RlineCline。答案：2.5解析：Δt=0.5×ΔRC=0.5×0.05RC=2.5%RC。三、簡答題（每題8分，共24分）16.闡述在先進FinFET工藝下，傳統(tǒng)“寬長比調(diào)整”優(yōu)化反相器閾值電壓VM的局限性，并給出兩種替代設(shè)計手段。答案：FinFET寬度離散化（整數(shù)Fin），無法連續(xù)調(diào)W，導(dǎo)致VM微調(diào)困難。替代手段：1)多閾值器件混合：低閾值NMOS+高閾值PMOS組合，可精細移動VM；2)柵極功函數(shù)工程：通過金屬柵材料選擇，改變平帶電壓，實現(xiàn)VM偏移而不動尺寸。17.解釋“時鐘偏移容忍”(ClockSkewTolerance)與“時鐘不確定性”(ClockJitter)在時序閉合中的區(qū)別，并給出測量方法。答案：偏移容忍指在保持時間約束下，允許的最大時鐘路徑延遲差，由靜態(tài)時序分析(STA)計算：Tskew_max=Tclk?Tcq?Thold。時鐘不確定性為動態(tài)隨機抖動，含周期抖動(CycletoCycle)與長期抖動(Longterm)，用示波器或TIA測量眼圖，提取RMSJitter。二者區(qū)別：前者靜態(tài)、可補償；后者隨機、需留裕量。18.畫出SRAM6T單元在讀“0”時的電流路徑，并標(biāo)注哪一節(jié)點出現(xiàn)最嚴(yán)重的噪聲，給出電路級抑制方案。答案：電流路徑：VDD→PMOS負載→位線BL→存取管N3→存儲節(jié)點Q(“0”)→NMOS下拉N1→GND。最嚴(yán)重噪聲出現(xiàn)在節(jié)點Q，因讀擾動(ReadDisturb)抬升“0”電平，可能翻轉(zhuǎn)。抑制：1)提高下拉管N1W/L，降低阻抗；2)降低位線預(yù)充電壓至0.7VDD，減小擾動電荷；3)采用8T雙端口結(jié)構(gòu)，隔離讀路徑。四、分析計算題（共36分）19.（12分）某芯片核心電源1V，時鐘頻率2GHz，平均翻轉(zhuǎn)率α=0.3，負載電容C=5nF。1)計算動態(tài)功耗；2)若引入自適應(yīng)電壓調(diào)節(jié)，在保持吞吐量下頻率降20%，電壓按V∝f縮放，求新功耗；3)求功耗降低百分比。答案：1)Pdyn=αCV2f=0.3×5n×12×2G=3W；2)f′=1.6GHz，V′=1×(1.6/2)=0.8V，P′=0.3×5n×0.82×1.6G=1.536W；3)ΔP=(3?1.536)/3=48.8%。20.（12分）設(shè)計一個用NMOS傳輸門實現(xiàn)的21MUX，輸入A、B，選擇端S，輸出Y。1)給出晶體管級電路圖；2)若VDD=1V，閾值Vtn=0.3V，分析當(dāng)S=1、A=1、B=0時，Y能否達到全幅，并計算Y最終電壓；3)提出一種全幅傳輸方案。答案：1)兩對NMOS：M1源接A，柵接S，漏接Y；M2源接B，柵接/S，漏接Y；2)S=1時M1導(dǎo)通，A=1→Y通過M1充電，但M1源隨Y升高而反向偏置，當(dāng)Y=VDD?Vtn=0.7V截止，無法全幅；3)采用CMOS傳輸門：并聯(lián)PMOS+NMOS，柵控互補，可全幅傳輸。21.（12分）給定狀態(tài)機：輸入X，輸出Z，狀態(tài)S0?S3，編碼00?11。狀態(tài)轉(zhuǎn)移表：現(xiàn)態(tài)?X?次態(tài)?ZS0?0?S0?0S0?1?S1?0S1?0?S0?0S1?1?S2?0S2?0?S0?0S2?1?S3?1S3?0?S0?0S3?1?S3?11)寫出Verilog可綜合描述；2)綜合后得到觸發(fā)器D1、D0，求邏輯方程D1=？，Z=？；3)若時鐘周期10ns，組合邏輯延遲最大6ns，觸發(fā)器Tcq=0.5ns，建立時間Tsu=0.4ns，求最大時鐘偏移容忍。答案：1)modulefsm(inputclk,rst_n,X,outputregZ);reg[1:0]state,next;always@(posedgeclk)if(!rst_n)state<=0;elsestate<=next;always@()case(state)0:if(X)next=1;elsenext=0;1:if(X)next=2;elsenext=0;2:if(X)next=3;elsenext=0;3:if(X)next=3;elsenext=0;endcaseassignZ=(state==3)&X;endmodule2)次態(tài)高位D1=state[1]&state[0]|state[1]&X；Z=state[1]&state[0]&X；3)Tskew_max=Tclk?Tcq?Tsu?Tcomb=10?0.5?0.4?6=3.1ns。五、綜合設(shè)計題（共30分）22.設(shè)計一款用于5GbpsSerDes的半速率時鐘數(shù)據(jù)恢復(fù)(CDR)電路，要求：a)給出架構(gòu)框圖（含PLL、半速率鑒相器、電荷泵、環(huán)路濾波器、相位插值器）；b)計算環(huán)路帶寬fBW選擇原則，若輸入抖動容差要求1UIpp@1MHz，求fBW最小值；c)相位插值器采用8相、6bit控制，求相位分辨率；d)列出版圖布局中降低電源噪聲的三項關(guān)鍵措施。答案：a)框圖：參考時鐘→PLL→8相時鐘→相位插值器→采樣時鐘；輸入數(shù)據(jù)→半速率鑒相器(BangBang)→UP/DN→電荷泵→環(huán)路濾波器→相位插值器控制；b)根據(jù)抖動容差JT(f)=JT0/(1+(f/fBW)2)，要求JT(1MHz)=1UI，JT0=0.5UI，解得fBW≥√(JT02/JT2?1)×1MHz≈0.58MHz，取fBW=1MHz；c)8相覆蓋360°，每相45°，6bit控制細分64步，相位分辨率=45°/64=0.703°；d)1)獨立模擬/數(shù)字電源域，深nwell隔離；2)環(huán)路濾波器與電荷泵緊鄰，采用屏蔽環(huán)；3)電源網(wǎng)格采用雙層寬金屬，每100μm放置去耦電容>2pF。23.基于28nm工藝，設(shè)計一個512×32bit單端口SRAM宏，目標(biāo)頻率1GHz，要求：1)計算位線分裂數(shù)M，假設(shè)每位線最大允許負載256cells；2)給出靈敏放大器(SA)偏移電壓預(yù)算，若位線擺幅ΔV=100mV，要求讀失效概率<10?1?；3)設(shè)計行譯碼流水線，兩級寄存，求每級邏輯深度上限；4)列出降低字線延遲的兩項電路技術(shù)。答案：1)512/256=2，故分裂為2段，每段256行；2)失效概率P=Q(ΔV/(√2σ))<10?1?→Q(x)=10?1?→x≈5.6，σ<ΔV/(5.6√2)=12.6mV，故SA3σ偏移預(yù)算<12.6mV；3)時鐘周期1ns，Tcq+Tsu占0.2ns，剩0.8ns，兩級流水，每級邏輯深度<0.4ns；4)1)采用重摻雜字線帶，低阻金屬；2)中繼緩沖器(Repeater)插入，每128cells放置雙尺寸反相器。六、證明與推導(dǎo)題（共20分）24.證明：對于n級反相器鏈驅(qū)動大電容負載CL，若每級尺寸放大f倍，本征延遲tinv，則最小總延遲tmin=ntinv(1+f/γ)，并求最優(yōu)級數(shù)nopt。答案：設(shè)第一級輸入電容Cin，則第k級電容Ckin=f^(k?1)Cin，末級Ckn=f^(n?1)Cin=CL，得f=(CL/Cin)^(1/n)。單級延遲tk=tinv(1+CLk/Coutk)=tinv(1+f/γ)，總延遲T=ntinv(1+f/γ)。對n求導(dǎo)dT/dn=0，得lnf?1?γ/f=0，數(shù)值解nopt=ln(CL/Cin)/lnf，代入得nopt≈ln(CL/Cin)/lne≈ln(CL/Cin)，證畢。25.推導(dǎo)考