2025年(微電子科學(xué)與工程)集成電路技術(shù)試題及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在0.18μmCMOS工藝中，若柵氧厚度為3.2nm，則單位面積柵氧電容Cox最接近A.1.1fF/μm2B.5.4fF/μm2C.10.8fF/μm2D.17.2fF/μm2答案：C解析：Cox=εox/tox，εox≈3.45×10?13F/cm，tox=3.2×10??cm，換算后得10.8fF/μm2。2.某65nm工藝下，NMOS的閾值電壓Vtn=0.35V，體效應(yīng)系數(shù)γ=0.18V?，若源極電壓Vs=0.5V，襯底偏置Vsb=0.8V，則新閾值電壓為A.0.35VB.0.41VC.0.50VD.0.58V答案：C解析：ΔVtn=γ(√(2?f+Vsb)?√2?f)，取2?f=0.88V，計(jì)算得ΔVtn≈0.15V，故Vtn′≈0.50V。3.在14nmFinFET中，鰭高Hfin=42nm，鰭寬Wfin=8nm，等效溝道寬度Weffperfin為A.50nmB.84nmC.92nmD.100nm答案：C解析：Weff=2Hfin+Wfin=2×42+8=92nm。4.對(duì)于兩級(jí)密勒補(bǔ)償運(yùn)算放大器，若第一級(jí)增益Av1=40dB，第二級(jí)Av2=30dB，則總增益為A.70dBB.60dBC.1200dBD.120dB答案：A解析：分貝值直接相加，40+30=70dB。5.在28nmHKMG工藝中，采用高κ介質(zhì)HfO?（κ≈25）替代SiO?，若保持EOT=1nm，則物理厚度約為A.1nmB.3nmC.5nmD.7nm答案：D解析：EOT=tphy×3.9/κ，tphy=1×25/3.9≈6.4nm，取整7nm。6.某SRAM單元在0.6V、25°C下讀靜態(tài)噪聲容限（RSNM）為180mV，若溫度升高至100°C，RSNM將A.增加20mVB.基本不變C.下降約30mVD.下降80mV答案：C解析：高溫下載流子遷移率下降，下拉管強(qiáng)度減弱，RSNM退化約15–20%。7.在數(shù)字標(biāo)準(zhǔn)單元庫中，同一邏輯功能單元X1與X4驅(qū)動(dòng)能力之比約為A.1:1B.1:2C.1:4D.1:8答案：C解析：命名慣例Xn表示n倍最小尺寸，電流驅(qū)動(dòng)能力線性正比。8.采用銅互連的低κ介質(zhì)（κ=2.4）時(shí)，若線寬w=45nm，間距s=45nm，厚度t=90nm，則單位長(zhǎng)度電容約為A.0.08fF/μmB.0.15fF/μmC.0.22fF/μmD.0.30fF/μm答案：B解析：平行板+邊緣場(chǎng)綜合估算，C≈ε?κ(2t/(w+s)+π/ln(2s/w))≈0.15fF/μm。9.在10Gb/sSerDes中，若信道損耗為12dB@5GHz，采用DFE+CTLE后眼圖高度改善6dB，則最終眼高相當(dāng)于A.6dB損耗B.12dB損耗C.18dB損耗D.0dB損耗答案：A解析：12dB?6dB=6dB剩余損耗。10.對(duì)于片上LDO，若負(fù)載電流階躍從1mA→50mA，輸出電壓下沖ΔV=60mV，則所需片上電容最小值約為A.50pFB.200pFC.800pFD.2nF答案：C解析：ΔQ=CΔV，ΔQ≈49mA×1ns=49pC，C=ΔQ/ΔV≈817pF，取800pF。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列技術(shù)可有效抑制短溝道效應(yīng)（SCE）的有A.提高溝道摻雜B.降低柵氧厚度C.引入應(yīng)變硅D.采用超薄體SOI答案：A、B、D解析：應(yīng)變硅提升遷移率，與SCE抑制無直接關(guān)系。12.關(guān)于FinFET寄生參數(shù)，正確的有A.柵源覆蓋電容Cgs,ov隨鰭高增加而增加B.源/漏電阻Rsd與鰭寬呈反比C.柵電阻Rg與鰭數(shù)無關(guān)D.寄生雙極效應(yīng)在N+與P+鰭交界處顯著答案：A、B、D解析：Rg隨鰭數(shù)增加而減小，因并聯(lián)。13.在10nm節(jié)點(diǎn)以下，以下哪些屬于“設(shè)計(jì)工藝協(xié)同優(yōu)化”（DTCO）范疇A.標(biāo)準(zhǔn)單元高度由9T降至7.5TB.采用自對(duì)準(zhǔn)柵極接觸（CA）C.引入單擴(kuò)散中斷（SDB）D.金屬層由Cu換為Co局部互連答案：A、B、C、D解析：均為DTCO典型案例。14.關(guān)于3DICTSV中介層，正確的有A.TSV電容通常>100fF/mmB.TSV電感通常<10pH/mmC.TSV熱膨脹失配導(dǎo)致KeepOutZoneD.TSV可用于10μm厚超薄晶圓答案：A、C、D解析：TSV電感約50–100pH/mm，B錯(cuò)誤。15.在亞閾值數(shù)字電路中，以下措施可降低最小可工作電壓Vmin的有A.降低亞閾值擺幅SSB.提高Ion/Ioff比C.降低閾值電壓失配σVthD.采用正向體偏置答案：B、C、D解析：SS為物理極限，降低SS不現(xiàn)實(shí)。三、判斷改錯(cuò)題（每題2分，共10分，先判斷對(duì)錯(cuò)，再改正錯(cuò)誤部分）16.在FDSOI中，背偏置電壓Vback=?3V時(shí)，NMOS閾值電壓一定升高。答案：錯(cuò)改正：負(fù)背偏置對(duì)NMOS為反向體偏置，Vth升高，但“一定”需滿足溝道未穿通，若已穿通則效應(yīng)飽和，故“一定”過于絕對(duì)，改為“通常升高”。17.對(duì)于相同面積，圓形MOM電容比叉指型MOM電容具有更高的Q值@10GHz。答案：對(duì)解析：圓形減少尖銳邊緣，降低邊緣場(chǎng)損耗與趨膚效應(yīng)。18.在28nm以下，柵極接觸位于溝道正上方（CB）會(huì)導(dǎo)致柵氧擊穿概率顯著增加。答案：錯(cuò)改正：CB采用高κ金屬柵+厚硬掩模，擊穿概率未顯著增加，改為“不會(huì)顯著增加”。19.采用低κ介質(zhì)會(huì)提高互連熱導(dǎo)率，從而改善電遷移壽命。答案：錯(cuò)改正：低κ介質(zhì)熱導(dǎo)率更低，改為“降低互連熱導(dǎo)率，電遷移壽命惡化”。20.對(duì)于DUV光刻，采用自對(duì)準(zhǔn)四重圖形（SAQP）可實(shí)現(xiàn)14nm柵極間距。答案：對(duì)解析：SAQP在193nm浸沒式光刻下可實(shí)現(xiàn)<20nm間距。四、簡(jiǎn)答題（每題8分，共24分）21.簡(jiǎn)述FinFET中“鰭寬度Wfin”對(duì)亞閾值擺幅SS與DIBL的影響機(jī)理，并給出定量趨勢(shì)。答案：Wfin減小→柵對(duì)溝道電荷控制增強(qiáng)→表面勢(shì)壘更陡峭→SS減小；同時(shí)漏場(chǎng)穿透被抑制→DIBL減小。實(shí)驗(yàn)表明：Wfin從12nm降至6nm，SS由76mV/dec降至65mV/dec，DIBL由80mV/V降至45mV/V。22.列出三種降低SRAM單元漏電流的設(shè)計(jì)技術(shù)，并比較其在0.6V下的效果。答案：1)源極可編程偏置（SPB）：讀/寫時(shí)接地，保持時(shí)浮空，漏電流↓45%；2)位線驅(qū)動(dòng)休眠（BLDS）：位線預(yù)充電壓降至0.4V，漏電流↓30%；3)動(dòng)態(tài)電壓反偏（DVS）：襯底偏置?1V，漏電流↓60%；綜合采用三項(xiàng)，總漏電流可降至原始15%。23.解釋“時(shí)間依賴介質(zhì)擊穿（TDDB）”中Emodel與1/Emodel的差異，并指出哪種更適用于高κ金屬柵。答案：Emodel認(rèn)為斷裂鍵數(shù)∝電場(chǎng)E，壽命τ∝exp(?γE)；1/Emodel認(rèn)為τ∝exp(G/E)，基于陽極空穴注入。高κ膜較厚，電場(chǎng)較低，Emodel與實(shí)驗(yàn)吻合更好，故工業(yè)采用Emodel。五、計(jì)算與推導(dǎo)題（共31分）24.（10分）某180nm工藝NMOS，W=10μm，L=0.18μm，μn=320cm2/V·s，Cox=1.1×10??F/cm2，Vgs=1.8V，Vtn=0.5V，λ=0.08V?1。求：（1）飽和區(qū)漏電流Idsat；（2）小信號(hào)輸出電阻ro；（3）本征增益gmro。答案：（1）Idsat=?μnCox(W/L)(Vgs?Vtn)2=?×320×1.1×10??×(10/0.18)×1.32≈2.07mA（2）ro=1/(λIdsat)=1/(0.08×2.07×10?3)≈6.04kΩ（3）gm=√(2μnCox(W/L)Idsat)=√(2×320×1.1×10??×55.6×2.07×10?3)≈3.2mS，gmro≈19.325.（10分）設(shè)計(jì)一個(gè)帶隙基準(zhǔn)，要求Vref=1.2V，溫度系數(shù)TC=0ppm/°C。已知PNPβ=100，VA=50V，硅Eg=1.12eV，kT/q=26mV@300K。求：（1）ΔVBE比例系數(shù)K；（2）若Q1發(fā)射區(qū)面積=1×，Q2=8×，R1/R2比值；（3）若運(yùn)放失調(diào)Vos=0.5mV，引入溫漂多少ppm/°C？答案：（1）K=(Vref?VBE0)/(ΔVBE/ΔT)=(1.2?0.75)/(26mV·ln8·2/300)=0.45/(108μV/K)=4.17×103（2）ΔVBE=VTln8=54mV，R1/R2=K·ln8=4.17×103×2.08≈8.68（3）dVref/dT=Vos·(R2/R1)·(1/VT)·(k/q)=0.5mV×0.115×0.039≈2.2μV/K，對(duì)應(yīng)1.8ppm/°C。26.（11分）一個(gè)3級(jí)反相器鏈驅(qū)動(dòng)Cload=2pF，第一級(jí)輸入電容Cin0=2fF，求最小延遲下的級(jí)比f及總延遲。假設(shè)每級(jí)本征延遲tp0=8ps，γ=1。答案：最優(yōu)級(jí)比f=(Cload/Cin0)^(1/N)=(2×10?12/2×10?1?)^(1/3)=10，總延遲ND=3×8ps×(f+γ)=3×8×11=264ps。六、綜合設(shè)計(jì)題（共30分）27.設(shè)計(jì)一款用于0.5V、1MHz無線傳感節(jié)點(diǎn)的全集成DCDC降壓轉(zhuǎn)換器，要求：（1）輸出電壓0.5V±2%，負(fù)載0.1–5mA，峰值效率>85%；（2）僅允許使用4.7nH片上電感，Q=8@2GHz，ESR=0.4Ω；（3）輸入源為1.2V紐扣電池，ESR=1Ω。任務(wù)：a)選擇拓?fù)洳⒔o出理由；b)計(jì)算所需最小飛電容或電感值；c)設(shè)計(jì)功率級(jí)W/L與驅(qū)動(dòng)級(jí)尺寸；d)給出輕載效率退化<5%的解決方案；e)繪制關(guān)鍵節(jié)點(diǎn)波形并標(biāo)注紋波。答案：a)采用多相雙轉(zhuǎn)換增益SC（1/2×+1/3×）+LDO混合拓?fù)?，理由：純電感型?.5V占空比42%，峰值電流大，且片上電感Q低；純SC在0.5V輸出需3級(jí)，飛電容面積大；混合方案前兩相SC將1.2V降至0.6V，后接LDO穩(wěn)壓至0.5V，兼顧效率與面積。b)設(shè)SC1/2×相，Iload=5mA，ΔV=10mV，Cfly≥Iload/(2fΔV)=5mA/(2×1MHz×10mV)=250nF，采用MIM2fF/μm2，面積0.125mm2，可接受。c)功率級(jí)選NMOS低Vt0.15V，Wn=400μm，分段32finger，Rp=0.2Ω；PMOSWp=800μm；驅(qū)動(dòng)級(jí)鏈級(jí)比3，末級(jí)W=80μm，確保tr/tf<5ns。d)輕載采用脈沖跳頻+柵電荷循環(huán)，跳頻閾值200μA，休眠時(shí)驅(qū)動(dòng)級(jí)電源關(guān)斷，效率退化僅3%。e)波形：Vout紋波三角波，峰峰值4mV，Iind峰峰值8mA，相位交替，紋波頻率2MHz，滿足±2%。28.給定一個(gè)12bit1MS/sSARADC，電源1.0V，輸入范圍0–1V，要求SNDR>70dB，功耗<50μW。a)選擇CDAC拓?fù)渑c單位電容值；b)計(jì)算kT/C噪聲限制下的最小Cu；c)設(shè)計(jì)比較器噪聲與帶寬；d)給出自舉開關(guān)尺寸與Ron；e)給出校準(zhǔn)算法偽代碼。答案：a)采用分段式CDAC，高6位MOM4fF/μm2，低6位MIM1fF/μm2，單位Cu=4fF。b)kT/C<(1V)2/(2^(2×12)×12×4/π2)，得Cu>3.2fF，取4fF滿足。c)比較器輸入噪聲<30μVrms，前置放大+鎖存，前置增益20dB，帶寬20MHz，功耗12μW。d)自舉開關(guān)W/L=8μm/40nm，Ron≈200Ω，建立時(shí)間<2ns。e)校準(zhǔn)：1.輸入接地，采集碼值，得偏移O；2.輸入接基準(zhǔn)1/2Vref，測(cè)碼值，得增益G；3.逐位注入±1LSB脈沖，測(cè)DNL，更新電容陣列修調(diào)寄存器；4.循環(huán)3次收斂，寫回EEPROM。七、論述題（共20分）29.從器件電路系統(tǒng)三個(gè)層面，論述202