2025年(集成電路設(shè)計(jì)與集成系統(tǒng))集成電路測(cè)試試卷及答案一、單項(xiàng)選擇題（每題2分，共20分）1.在數(shù)字集成電路測(cè)試中，若采用全掃描鏈設(shè)計(jì)，其最主要目的是：A.降低動(dòng)態(tài)功耗B.提高時(shí)鐘頻率C.提高故障覆蓋率D.減小芯片面積答案：C解析：全掃描鏈將時(shí)序單元替換為掃描觸發(fā)器，使內(nèi)部狀態(tài)可控可觀測(cè)，從而將時(shí)序測(cè)試轉(zhuǎn)化為組合測(cè)試，顯著提高故障覆蓋率。2.下列哪一項(xiàng)不是IDDQ測(cè)試的典型故障模型？A.柵氧短路B.金屬橋接C.開(kāi)路故障D.延遲故障答案：D解析：IDDQ測(cè)試基于靜態(tài)電源電流異常檢測(cè)，延遲故障屬于動(dòng)態(tài)故障，電流變化不明顯，無(wú)法用IDDQ檢出。3.在BIST結(jié)構(gòu)中，PRPG指的是：A.并行響應(yīng)分析器B.偽隨機(jī)模式發(fā)生器C.相位旋轉(zhuǎn)時(shí)鐘門(mén)控D.功耗調(diào)節(jié)模塊答案：B解析：PRPG（PseudoRandomPatternGenerator）用于產(chǎn)生測(cè)試向量，常與MISR配合使用，構(gòu)成典型BIST架構(gòu)。4.對(duì)于一條16位總線(xiàn)，若采用奇校驗(yàn)，發(fā)送方計(jì)算出的校驗(yàn)位為1，接收方重新計(jì)算得到校驗(yàn)位為0，則說(shuō)明：A.總線(xiàn)出現(xiàn)偶數(shù)位錯(cuò)誤B.總線(xiàn)出現(xiàn)奇數(shù)位錯(cuò)誤C.校驗(yàn)電路失效D.無(wú)法判斷答案：B解析：奇校驗(yàn)要求總1的個(gè)數(shù)為奇數(shù)；發(fā)送方校驗(yàn)位1保證總奇數(shù)，接收方計(jì)算為0說(shuō)明總1數(shù)變偶，即出現(xiàn)奇數(shù)位翻轉(zhuǎn)。5.在存儲(chǔ)器BIST中，MarchC算法與MarchC算法相比，主要差異是：A.減少了寫(xiě)操作B.增加了延遲測(cè)試C.刪除了部分讀操作D.改變了地址升序/降序順序答案：A解析：MarchC在MarchC基礎(chǔ)上去掉最后一次寫(xiě)操作，縮短測(cè)試時(shí)間，仍保持較高故障覆蓋率。6.下列哪條命令屬于IEEE1687ICL語(yǔ)言的關(guān)鍵字？A.ScanInterfaceB.TestModeC.VectorD.PatternBurst答案：A解析：ICL（InstrumentConnectivityLanguage）用ScanInterface定義掃描端口，其余為SVF或STIL語(yǔ)言關(guān)鍵字。7.在模擬/混合信號(hào)測(cè)試中，若采樣頻率為100MHz，被測(cè)正弦信號(hào)頻率為41MHz，則其混疊頻率為：A.9MHzB.18MHzC.41MHzD.59MHz答案：A解析：混疊頻率=|采樣頻率–信號(hào)頻率|=|100–41|=59MHz，但59MHz仍高于奈奎斯特頻率50MHz，再次混疊得|100–59|=41MHz，循環(huán)后最低有效映像為9MHz。8.對(duì)于一條路徑延遲測(cè)試，若LaunchonShift模式采用慢速掃描使能，則Launch沿出現(xiàn)在：A.捕獲周期的上升沿B.移位周期的最后一個(gè)下降沿C.捕獲周期的前一個(gè)周期上升沿D.移位周期的最后一個(gè)上升沿答案：D解析：LOS在移位結(jié)束時(shí)的時(shí)鐘上升沿發(fā)起跳變，隨后進(jìn)入捕獲周期，實(shí)現(xiàn)LaunchonShift。9.在28nm工藝下，使用環(huán)形振蕩器測(cè)量工藝漂移，若其頻率降低8%，閾值電壓漂移約為：A.–10mVB.+10mVC.–25mVD.+25mV答案：D解析：環(huán)形振蕩器頻率∝(VDD–Vth)^α，α≈1.3，頻率降低8%對(duì)應(yīng)Vth增加約25mV。10.在SoC測(cè)試劃分中，若采用TestRail架構(gòu)，其核心思想是：A.將測(cè)試數(shù)據(jù)壓縮后串行傳輸B.利用高速總線(xiàn)并行廣播測(cè)試向量C.將測(cè)試訪問(wèn)機(jī)制分層為軌道式TAMD.通過(guò)JTAG復(fù)用GPIO口答案：C解析：TestRail將TAM劃分為若干獨(dú)立軌道，每條軌道服務(wù)一個(gè)核，降低路由復(fù)雜度，提高測(cè)試并行度。二、多項(xiàng)選擇題（每題3分，共15分，多選少選均不得分）11.下列哪些技術(shù)可有效降低掃描測(cè)試功耗？A.掃描鏈分段B.低功耗掃描單元門(mén)控時(shí)鐘C.向量填充X位為隨機(jī)值D.移位周期降低電壓答案：A、B、D解析：C項(xiàng)隨機(jī)填充可能增加翻轉(zhuǎn)率，反而提高功耗；A、B、D均通過(guò)減少翻轉(zhuǎn)或電壓降低動(dòng)態(tài)功耗。12.關(guān)于存儲(chǔ)器內(nèi)建自修復(fù)（MBISR），正確的是：A.需要冗余行/列B.修復(fù)算法通常在出廠測(cè)試時(shí)執(zhí)行C.修復(fù)信息可存儲(chǔ)在eFuse中D.修復(fù)后需重新運(yùn)行BIST驗(yàn)證答案：A、B、C、D解析：MBISR全流程需冗余、算法、存儲(chǔ)介質(zhì)及驗(yàn)證，四項(xiàng)均正確。13.在RFATE測(cè)試中發(fā)現(xiàn)功率放大器增益壓縮點(diǎn)提前，可能原因包括：A.偏置電流下降B.負(fù)載阻抗失配C.輸入匹配網(wǎng)絡(luò)電感Q值降低D.測(cè)試電纜損耗增加答案：A、B、C解析：D項(xiàng)電纜損耗僅影響絕對(duì)功率讀數(shù)，不改變壓縮點(diǎn)；A、B、C均導(dǎo)致提前壓縮。14.下列哪些屬于IEEE1149.1TAP控制器狀態(tài)？A.RunTest/IdleB.PauseDRC.Exit2IRD.ShiftDR答案：A、B、C、D解析：四項(xiàng)均為標(biāo)準(zhǔn)狀態(tài)。15.在3DIC測(cè)試中，通過(guò)硅通孔（TSV）可能存在的缺陷有：A.空洞（Void）B.針孔（Pinhole）C.高阻裂紋D.介電層漏電答案：A、B、C、D解析：TSV工藝引入多種缺陷，四項(xiàng)均常見(jiàn)。三、判斷題（每題1分，共10分，正確打“√”，錯(cuò)誤打“×”）16.在邏輯BIST中，若MISR多項(xiàng)式為本原多項(xiàng)式，則其混淆概率為零。答案：×解析：本原多項(xiàng)式只能保證最大周期，不能消除混淆，混淆概率為1/2^k，k為MISR長(zhǎng)度。17.采用LaunchonCapture模式時(shí)，測(cè)試向量需滿(mǎn)足掃描使能在捕獲周期保持為0。答案：√解析：LOC要求捕獲周期時(shí)鐘正常，掃描使能關(guān)閉，確保功能路徑跳變。18.對(duì)于同一芯片，高溫測(cè)試通常比常溫測(cè)試更容易檢測(cè)出金屬橋接故障。答案：×解析：金屬橋接多為硬故障，溫度升高對(duì)電阻影響??；高溫更易激發(fā)閾值電壓漂移類(lèi)故障。19.在SerDes測(cè)試中，眼圖寬度主要反映抖動(dòng)特性，眼圖高度主要反映幅度噪聲。答案：√解析：眼圖橫軸為時(shí)間，縱軸為幅度，分別對(duì)應(yīng)抖動(dòng)與噪聲。20.采用雙電壓法進(jìn)行SRAM讀寫(xiě)裕度測(cè)試時(shí)，升高電壓可提高讀裕度但降低寫(xiě)裕度。答案：√解析：高電壓增強(qiáng)單元讀電流，提高讀裕度；但寫(xiě)傳輸管驅(qū)動(dòng)能力相對(duì)下降，寫(xiě)裕度降低。21.在ATE測(cè)試程序中，使用PatternBurst可以實(shí)現(xiàn)同一向量集多次循環(huán)而無(wú)需重新加載。答案：√解析：PatternBurst為STIL語(yǔ)法，支持循環(huán)、跳轉(zhuǎn)，減少加載時(shí)間。22.對(duì)于28nm以下工藝，柵致漏極漏電（GIDL）對(duì)IDDQ測(cè)試影響可忽略。答案：×解析：先進(jìn)工藝亞閾斜率差，GIDL顯著，導(dǎo)致靜態(tài)電流升高，IDDQ閾值難以設(shè)定。23.在邊界掃描測(cè)試中，EXTEST指令用于采樣芯片輸入管腳狀態(tài)。答案：×解析：EXTEST用于驅(qū)動(dòng)管腳并捕獲互連響應(yīng)，采樣輸入為SAMPLE指令。24.采用壓縮掃描時(shí)，X值過(guò)多會(huì)顯著降低故障覆蓋率。答案：√解析：X被隨機(jī)填充后可能屏蔽故障響應(yīng)，導(dǎo)致觀測(cè)點(diǎn)丟失。25.在模擬電路測(cè)試中，采用相干采樣可消除頻譜泄漏。答案：√解析：相干采樣滿(mǎn)足整數(shù)周期條件，F(xiàn)FT無(wú)泄漏。四、填空題（每空2分，共20分）26.在邏輯BIST中，若MISR長(zhǎng)度為32位，則理論混淆概率為_(kāi)_______。答案：1/2^32解析：MISR將錯(cuò)誤特征壓縮至32位，無(wú)碰撞概率為1/2^k。27.一條掃描鏈含400個(gè)掃描觸發(fā)器，ATE時(shí)鐘周期為10ns，則移位全部數(shù)據(jù)需________μs。答案：4解析：400×10ns=4000ns=4μs。28.對(duì)于DDR43200，數(shù)據(jù)速率為3200MT/s，則每比特時(shí)間為_(kāi)_______ps。答案：312.5解析：1/3200MHz=312.5ps。29.在路徑延遲測(cè)試中，若Launch沿與Capture沿相隔兩個(gè)時(shí)鐘周期，則該測(cè)試稱(chēng)為_(kāi)_______延遲測(cè)試。答案：雙周期（或AtSpeedSlack）解析：雙周期模式用于長(zhǎng)路徑避免超速誤判。30.采用MarchC算法測(cè)試1MbitSRAM，地址計(jì)數(shù)為1024×1024，每次讀寫(xiě)字長(zhǎng)32位，則總測(cè)試時(shí)間為_(kāi)_______ms（時(shí)鐘周期10ns，忽略間隔）。答案：0.8192解析：MarchC含10次讀寫(xiě)，總操作10×1M/32=312.5k，周期3.125M×10ns=31.25ms，但按字并行32位，實(shí)際地址數(shù)32k，10×32k×10ns=3.2ms；修正：1Mbit=1M位，字長(zhǎng)32位→32k字，10×32k×10ns=3.2ms；再修正：1Mbit=1024×1024位，字32位→32768字，10×32768×10ns=3.2768ms；精確：1024×1024/32=33554.32→33554，10×33554×10ns=3.3554ms；題目要求近似，取0.8192ms為筆誤，應(yīng)填3.28，但按原空給分標(biāo)準(zhǔn)填3.28；若嚴(yán)格按位串行則10×1M×10ns=100ms，與題意不符；重新審題：字長(zhǎng)32位并行，地址數(shù)1M/32=32k，MarchC10N，10×32k×10ns=3.28ms，故填3.28。答案：3.28解析：如上。31.在ATE測(cè)試程序中，使用________語(yǔ)句可實(shí)現(xiàn)在指定周期比較輸出并記錄錯(cuò)誤數(shù)。答案：COMPARE（或CAPURE/LOG）解析：不同ATE廠商語(yǔ)法略有差異，常用COMPARE。32.若某芯片功耗為1W，工作電壓0.9V，則平均電流約________mA。答案：1111解析：1W/0.9V≈1.111A=1111mA。33.在邊界掃描描述語(yǔ)言（BSDL）中，定義掃描鏈長(zhǎng)度的屬性為_(kāi)_______。答案：INSTRUCTION_LENGTH解析：INSTRUCTION_LENGTH指定指令寄存器位數(shù)。34.對(duì)于一條特征阻抗50Ω的傳輸線(xiàn)，若終端開(kāi)路，則反射系數(shù)為_(kāi)_______。答案：1解析：開(kāi)路反射系數(shù)Γ=(∞–50)/(∞+50)=1。35.在SerDes抖動(dòng)分離中，周期性抖動(dòng)峰峰值單位通常用________表示。答案：UI（UnitInterval）解析：UI為比特周期相對(duì)量。五、簡(jiǎn)答題（每題8分，共24分）36.簡(jiǎn)述邏輯BIST中偽隨機(jī)模式發(fā)生器（PRPG）基于LFSR的設(shè)計(jì)要點(diǎn)，并說(shuō)明如何確保其生成的向量達(dá)到最大周期。答案：1.采用線(xiàn)性反饋移位寄存器（LFSR），選擇本原多項(xiàng)式作為特征多項(xiàng)式，確保周期為2^n–1。2.反饋抽頭對(duì)應(yīng)本原多項(xiàng)式非零系數(shù)位，通常用異或門(mén)實(shí)現(xiàn)。3.避免全零狀態(tài)，可插入“種子”非零或增加單比特檢測(cè)電路。4.時(shí)鐘門(mén)控需保證LFSR在測(cè)試模式下持續(xù)運(yùn)行，功能模式關(guān)閉以降低功耗。5.若需可編程種子，通過(guò)掃描鏈加載初始值，提高調(diào)試靈活性。解析：本原多項(xiàng)式保證狀態(tài)圖單環(huán)，全零為自鎖態(tài)需規(guī)避；最大周期可覆蓋最多輸入組合，提高故障檢出概率。37.說(shuō)明存儲(chǔ)器內(nèi)建自測(cè)試（MBIST）中“地址解碼故障”模型，并給出一種可檢測(cè)該故障的March元素。答案：地址解碼故障（AF）指地址譯碼器缺陷導(dǎo)致多地址映射同一單元或某地址無(wú)對(duì)應(yīng)單元。表現(xiàn)為對(duì)地址A讀寫(xiě)卻實(shí)際訪問(wèn)B。檢測(cè)需確保每個(gè)地址唯一且可區(qū)分。March元素如?(w0)、?(r0,w1)、?(r1,w0)可覆蓋：1.寫(xiě)入全0確保背景；2.升序讀0寫(xiě)1驗(yàn)證地址遞增唯一性；3.降序讀1寫(xiě)0驗(yàn)證地址遞減唯一性。若地址譯碼出錯(cuò)，升降序訪問(wèn)將讀到錯(cuò)誤數(shù)據(jù)。解析：March算法通過(guò)地址遍歷與數(shù)據(jù)背景對(duì)比，暴露AF；?(r0,w1)等讀寫(xiě)交替確保地址與數(shù)據(jù)一一對(duì)應(yīng)。38.在3DIC中，如何通過(guò)硅通孔（TSV）前測(cè)試（PreBondTest）降低良率損失？列舉兩項(xiàng)關(guān)鍵技術(shù)與挑戰(zhàn)。答案：關(guān)鍵技術(shù)：1.微探針卡（MicroBumpProbeCard）：利用微凸塊與TSV端子接觸，實(shí)現(xiàn)未疊片前電氣測(cè)試；需50μm以下間距，采用MEMS彈簧針或垂直探針。2.TSV冗余與修復(fù)：設(shè)計(jì)冗余TSV，通過(guò)電阻/電容測(cè)量篩選開(kāi)路短路，修復(fù)后提高疊片后良率。挑戰(zhàn)：1.探針接觸電阻不穩(wěn)定：微凸塊表面氧化導(dǎo)致接觸電阻升高，需惰性氣氛或清潔工藝。2.測(cè)試吞吐量低：?jiǎn)涡酒琓SV數(shù)量達(dá)數(shù)千，串行測(cè)試耗時(shí)，需并行TAM與低功耗設(shè)計(jì)。解析：PreBondTest可避免壞片疊層，降低昂貴封裝成本；但微間距與可靠性為瓶頸，需結(jié)合設(shè)計(jì)冗余與高效ATE。六、計(jì)算題（每題10分，共30分）39.某SoC含掃描鏈共200k掃描觸發(fā)器，采用XOR壓縮掃描，壓縮比為100×，MISR長(zhǎng)度32位。若故障模擬顯示單故障覆蓋率為92%，現(xiàn)需將覆蓋率提升至98%，假設(shè)每增加1k隨機(jī)向量可提升0.05%覆蓋率，估算需追加向量數(shù)及測(cè)試時(shí)間（ATE時(shí)鐘50MHz，移位周期100ns，捕獲周期10ns，忽略其他開(kāi)銷(xiāo)）。答案：需提升6%，每1k向量提升0.05%，則需向量數(shù)=6/0.05×1k=120k。原壓縮比100×，故每100個(gè)掃描向量壓縮為1個(gè)MISR簽名，實(shí)際加載向量120k，需加載掃描鏈120k×100=12M次。移位長(zhǎng)度=200k，周期100ns，總移位時(shí)間=200k×100ns=20ms/向量?？倻y(cè)試時(shí)間=120k×20ms=2400s=40min。解析：壓縮掃描減少ATE存儲(chǔ)，但故障覆蓋率提升仍需足夠原始向量；時(shí)間主要消耗在移位，需權(quán)衡覆蓋率與成本。40.某DDR43200接口采用Flyby拓?fù)洌瑫r(shí)鐘線(xiàn)長(zhǎng)為12inch，數(shù)據(jù)線(xiàn)最長(zhǎng)14inch，最短10inch，信號(hào)速度6inch/ns。計(jì)算寫(xiě)操作時(shí)最大時(shí)序偏移（skew），并判斷是否滿(mǎn)足tDQSS=0.5tCK（tCK=1.25ns）。若超出，給出縮短數(shù)據(jù)線(xiàn)或時(shí)鐘線(xiàn)的建議長(zhǎng)度。答案：時(shí)鐘延遲=12/6=2ns；數(shù)據(jù)延遲范圍：10/6=1.67ns至14/6=2.33ns；相對(duì)時(shí)鐘偏移：數(shù)據(jù)早到2–2.33=–0.33ns，晚到2–1.67=+0.33ns；最大skew=0.33ns；tDQSS允許±0.5×1.25=±0.625ns，0.33ns<0.625ns，滿(mǎn)足。無(wú)需調(diào)整。解析：Flyby通過(guò)時(shí)鐘延遲匹配數(shù)據(jù)延遲，需確保skew在規(guī)范內(nèi)；若超標(biāo)，可縮短最長(zhǎng)數(shù)據(jù)線(xiàn)或增加時(shí)鐘長(zhǎng)度。41.在RF前端測(cè)試中，功率放大器（PA）增益為30dB，1dB壓縮點(diǎn)輸出功率P1dB=28dBm。測(cè)試儀輸入功率–10dBm，測(cè)得輸出功率18dBm，求此時(shí)功率增益并判斷是否進(jìn)入壓縮區(qū)；若需測(cè)得P1dB，應(yīng)如何調(diào)整輸入功率？答案：實(shí)測(cè)增益=18–(–10)=28dB；比小信號(hào)增益30dB降低2dB，已超過(guò)1dB壓縮點(diǎn)，故進(jìn)入壓縮區(qū)。需降低輸入功率，使輸出回落至P1dB=28dBm，即輸入=28–30=–2dBm；因此輸入應(yīng)從–10dBm提升至–2dBm，再微調(diào)至增益下降1dB（即29dB）對(duì)應(yīng)輸入，記錄此時(shí)輸出即為P1dB。解析：壓縮點(diǎn)定義為增益下降1dB，測(cè)試時(shí)需逐步增加輸入并記錄增益曲線(xiàn)，避免過(guò)驅(qū)損壞。七、綜合設(shè)計(jì)題（21分）42.某16nmFinFETSoC集成四核A53、1MBL2SRAM、DDR43200接口及雙模藍(lán)牙5.3。請(qǐng)?jiān)O(shè)計(jì)一套完整測(cè)試方案，覆蓋邏輯、存儲(chǔ)器、模擬RF、高速接口，要求：1.給出測(cè)試策略（DFT結(jié)構(gòu)、測(cè)試階段劃分）；2.列出各模塊測(cè)試方法、故障模型、覆蓋率目標(biāo)；3.估算測(cè)試時(shí)間（假設(shè)ATE時(shí)鐘100MHz，掃描鏈總數(shù)500k，壓縮比50×，SRAMMarchC算法，藍(lán)牙采用環(huán)回測(cè)試，DDR采用高速眼圖掃描）；4.說(shuō)明如何降低測(cè)試成本并保證0.9dppm質(zhì)量目標(biāo)。答案：1.測(cè)試策略：–DFT：全掃描+邏輯BIST（PRPG32位，MISR64位），MBIST共享TAM，邊界掃描1149.1+1687CLTAP，RF內(nèi)建自環(huán)回，DDR內(nèi)置眼圖監(jiān)測(cè)。–階段：WaferSort（WS）→PreBond3DTest（若疊片）→FinalTest（FT）→SystemLevelTest（SLT）。2.模塊測(cè)試：–邏