1.1EDA技術(shù)及發(fā)展1.1.1何謂EDA技術(shù)EDA技術(shù)是一門(mén)迅速發(fā)展的新技術(shù)。它以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具。它能用軟件的方式設(shè)計(jì)電子系統(tǒng)，自動(dòng)完成硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線(xiàn)、邏輯仿真，最后在特定的目標(biāo)芯片中完成適配編譯、邏輯映射、編程下載等工作，形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。利用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)具有以下幾個(gè)特點(diǎn)：（1）用軟件的方式設(shè)計(jì)硬件。下一頁(yè)返回1.1EDA技術(shù)及發(fā)展

（2）用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開(kāi)發(fā)軟件自動(dòng)完成的。（3）設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行各種仿真。（4）系統(tǒng)可現(xiàn)場(chǎng)編程，在線(xiàn)升級(jí)。（5）整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。因此，EDA技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。EDA技術(shù)是數(shù)字系統(tǒng)設(shè)計(jì)的核心技術(shù)，是電子類(lèi)專(zhuān)業(yè)技術(shù)人員必須掌握的基本技能之一。目前的大規(guī)?？删幊踢壿嬈骷荂PLD（復(fù)雜可編程邏輯器件）和FPGA（可編程邏輯陣列）。上一頁(yè)下一頁(yè)返回1.1EDA技術(shù)及發(fā)展

1.1.2基于大規(guī)?？删幊踢壿嬈骷臄?shù)字系統(tǒng)設(shè)計(jì)現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)相當(dāng)多的部分是基于大規(guī)?？删幊踢壿嬈骷模@是因?yàn)榛诖笠?guī)?？删幊踢壿嬈骷脑O(shè)計(jì)具有面市時(shí)間快、靈活性大、可定制解決方案、開(kāi)發(fā)成本低和現(xiàn)場(chǎng)更新能力等優(yōu)點(diǎn)。工程師首先對(duì)系統(tǒng)或者設(shè)計(jì)進(jìn)行構(gòu)思，然后在計(jì)算機(jī)上采用高級(jí)語(yǔ)言來(lái)描述這一構(gòu)思（VerilogHDL語(yǔ)言或者VHDL語(yǔ)言），設(shè)計(jì)出軟件代碼。最重要的是，可以使用設(shè)計(jì)工具軟件檢查設(shè)計(jì)中有沒(méi)有錯(cuò)誤。確定設(shè)計(jì)適合目標(biāo)的可編程邏輯器件后，檢查設(shè)計(jì)是否達(dá)到了性能要求，可以把設(shè)計(jì)下載到目標(biāo)器件中，直接在硬件中調(diào)試功能。上一頁(yè)下一頁(yè)返回1.1EDA技術(shù)及發(fā)展

本書(shū)討論的大規(guī)模可編程邏輯器件是FPGA?，F(xiàn)在的FPGA設(shè)計(jì)與幾年前的FPGA設(shè)計(jì)有很大不同，它具有全功能，可以實(shí)現(xiàn)電路板級(jí)的集成，同時(shí)降低了成本。典型的系統(tǒng)設(shè)計(jì)框圖如圖1.1所示。這塊電路板上有很多芯片，諸如CPU、I/O單元、小規(guī)模的FPGA、閃存和SDRAM存儲(chǔ)器以及一個(gè)DSP模塊。該系統(tǒng)需要的電路板比較大，這樣才能容納這些芯片，這就提高了設(shè)計(jì)成本和復(fù)雜度。但是，現(xiàn)在能夠把CPU、I/O和DSP都放在一個(gè)可編程邏輯芯片中，如圖1.2所示，采用一片F(xiàn)PGA器件，可以從系統(tǒng)中去掉很多硬件，從而降低了成本和功耗。上一頁(yè)下一頁(yè)返回1.1EDA技術(shù)及發(fā)展

現(xiàn)在可編程邏輯幾乎無(wú)處不在，從家里的HDTV到附近的蜂窩電話(huà)發(fā)射塔，直至銀行的ATM，這些都含有可編程邏輯器件形式的數(shù)字邏輯，它實(shí)現(xiàn)了從控制系統(tǒng)怎樣工作的CPU到網(wǎng)絡(luò)和通信應(yīng)用中高速交換流量管理等方方面面的功能。上一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介1.2.1邏輯設(shè)計(jì)基本流程在實(shí)現(xiàn)邏輯功能時(shí)，首先要建立真值表。真值表列出了邏輯所有可能的輸入以及輸入組合可能產(chǎn)生的相關(guān)輸出。對(duì)于n輸入，有2n種可能的輸入組合，這些都需要進(jìn)行考慮。根據(jù)真值表，我們可以建立卡諾圖，如圖1.3所示。用卡諾圖很容易建立簡(jiǎn)單的邏輯表達(dá)式。根據(jù)圖1.3卡諾圖中含有1的框，結(jié)合每個(gè)框的公共輸入，我們可以建立函數(shù)的一個(gè)“乘積和”式的邏輯表達(dá)式：下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

這樣，使用7400系列標(biāo)準(zhǔn)元件來(lái)最終實(shí)現(xiàn)這些邏輯，如圖1.4所示。這一實(shí)現(xiàn)方案只使用了兩級(jí)邏輯來(lái)產(chǎn)生乘積和，使用一個(gè)寄存器來(lái)建立同步輸出。總體上，可以使用這一例子中介紹的方法把大部分?jǐn)?shù)字電路的邏輯功能簡(jiǎn)化為乘積和。使用兩個(gè)組合邏輯級(jí)來(lái)實(shí)現(xiàn)這些功能，與門(mén)建立乘積項(xiàng)，或門(mén)對(duì)乘積求和。在輸入上可以采用非門(mén)來(lái)置反輸入，以產(chǎn)生所需的功能。為了存儲(chǔ)輸出，或者使輸出與其他輸出同步，需要寄存器形式的同步邏輯。如果不需要存儲(chǔ)器或者同步，可以旁路輸出寄存器。采用TTL邏輯器件，在實(shí)驗(yàn)面包板或者印刷電路板上，用銅線(xiàn)把這些分立元件連在一起。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

1.2.2可編程邏輯器件PAL思考一下邏輯功能實(shí)現(xiàn)的共性，如果把這些邏輯門(mén)和寄存器組合到一個(gè)器件中會(huì)怎樣？從與門(mén)到或門(mén)，從或門(mén)到寄存器有固定的連接會(huì)怎樣呢？更進(jìn)一步，如果有一種方法來(lái)設(shè)置輸入和與門(mén)之間的連接，以確定應(yīng)使用哪些輸入，以及在哪里使用，這又會(huì)怎樣呢？這方面的思考推動(dòng)了第一款可編程陣列邏輯器件PAL的產(chǎn)生，如圖1.5所示。將邏輯門(mén)和輸出寄存器固定為通用邏輯后，選擇使用邏輯輸入及其互補(bǔ)邏輯，就可以建立任何邏輯功能。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

PAL由圖1.5中的三種邏輯電路構(gòu)成（邏輯輸入、邏輯門(mén)和輸出寄存器），多次復(fù)制這三部分就可以形成復(fù)雜PAL器件。這里顯示的可編程陣列是所選擇的輸入，將其連接到需要的與門(mén)。在輸入和進(jìn)入與門(mén)的線(xiàn)之間進(jìn)行連接，可實(shí)現(xiàn)線(xiàn)與操作。與門(mén)輸出構(gòu)成乘積項(xiàng)，乘積項(xiàng)通過(guò)或門(mén)完成乘積和，從而產(chǎn)生最終函數(shù)輸出。然后，將其送入寄存器進(jìn)行存儲(chǔ)或者同步，這一部分PAL通常被稱(chēng)為宏單元。某些PAL包括了陣列反饋選項(xiàng)，以實(shí)現(xiàn)更復(fù)雜的邏輯功能，還可以完全旁路輸出寄存器，以建立異步輸出。需要指出的是，在目前的大部分器件中，所有這三部分共同構(gòu)成了宏單元，這就是CPLD器件的情況。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

1.2.3從PAL到PLD再到復(fù)雜可編程邏輯器件CPLDPAL之后是PLD，PLD和PAL器件非常相似，但是加入了一些其他特性，成為真正的可編程器件，而且更實(shí)用。該器件區(qū)別于簡(jiǎn)單PAL器件的主要進(jìn)步是它含有全面可編程宏單元，以及可變乘積項(xiàng)分配。宏單元提供多種可編程選擇，實(shí)現(xiàn)乘積和輸出。可編程宏單元還能夠反饋至陣列或者使用輸出引腳作為輸入。靈活的PLD宏單元成為實(shí)現(xiàn)邏輯功能真正實(shí)用的器件，第一款PLD示意圖如圖1.6所示。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

PLD理念的進(jìn)一步擴(kuò)展便產(chǎn)生了CPLD，與由多個(gè)PAL和宏單元構(gòu)成的PLD相似，CPLD包含多個(gè)和I/O引腳連接的PLD邏輯模塊，彼此之間通過(guò)可編程互連架構(gòu)進(jìn)行連接，如圖1.7所示。這種措施可在一個(gè)器件中提高邏輯數(shù)量。CPLD中的邏輯模塊通常被稱(chēng)為邏輯陣列模塊（LAB），每個(gè)LAB就像一個(gè)PLD。CPLDLAB一般含有4～20個(gè)宏單元。LAB中的可編程陣列非常類(lèi)似PAL或者PLD陣列。然而，CPLD和PLD中的可變乘積項(xiàng)分配不同，CPLDLAB中的宏單元通常包括額外的與門(mén)邏輯，這些邏輯直接反饋回陣列。這一額外的邏輯可用于形成額外的乘積項(xiàng)，稱(chēng)為擴(kuò)展項(xiàng)。擴(kuò)展邏輯產(chǎn)生的額外乘積項(xiàng)可用于當(dāng)前的宏單元中，以擴(kuò)展邏輯功能。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

其他宏單元還可以共享使用擴(kuò)展項(xiàng)。這樣，對(duì)于需要乘積項(xiàng)的宏單元而言，只建立一次乘積項(xiàng)即可，而不必每次都建立，這是減少邏輯浪費(fèi)更高效的方法，如圖1.8所示。1.2.4從CPLD到FPGA的產(chǎn)生CPLD相對(duì)于老的PLD器件最大的進(jìn)步主要在于，它能夠在單個(gè)器件中容納大量的邏輯。理論上，可以不斷在CPLD中加入LAB，繼續(xù)增加邏輯數(shù)量。但是，這樣做需要有額外的PI布線(xiàn)，實(shí)現(xiàn)所有這些LAB的連接，其連接數(shù)量會(huì)指數(shù)增長(zhǎng)，直到芯片管芯的連線(xiàn)數(shù)量超過(guò)了邏輯數(shù)量，這限制了容量的擴(kuò)展。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

解決方法是把LAB排列在網(wǎng)格中，從而產(chǎn)生了現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的概念，LAB都被排列在大型陣列中，器件可以現(xiàn)場(chǎng)編程或者重新編程，和CPLD一樣。沒(méi)有采用中心全局器件互連，而是把布線(xiàn)放置在LAB之間的空格上，就像大城市的街道。這種布線(xiàn)被排列成行列互連的形式。它可以跨過(guò)器件的整個(gè)長(zhǎng)度和寬度，或者器件的一小部分，只覆蓋行列中的幾個(gè)LAB，如圖1.9所示FPGALAB和CPLDLAB設(shè)計(jì)不同，CPLDLAB由宏單元構(gòu)成，包括自己的本地可編程陣列，而FPGALAB由大量的邏輯模塊構(gòu)成，這些模塊被稱(chēng)為邏輯單元，即LE，而且本地互連和邏輯分開(kāi)。LE看起來(lái)可能和CPLD宏單元相似，但更容易配置，有更豐富的特性來(lái)提高性能，減少邏輯資源的浪費(fèi)。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

1.2.5在系統(tǒng)編程問(wèn)題的解決由于可編程邏輯器件越來(lái)越大，越來(lái)越復(fù)雜，器件本身編程也越來(lái)越復(fù)雜。對(duì)前面介紹的浮柵晶體管器件進(jìn)行編程時(shí)，PAL或者PLD必須放在特殊的自動(dòng)編程單元中，在正確的I/O引腳上加上正確的編程電壓，這基本違背了在系統(tǒng)編程的理念，因?yàn)樗枰哑骷碾娐钒迳夏孟拢旁诰幊虇卧兄匦戮幊蹋蛘咴陔娐钒迳戏乓恍┨厥庋b置來(lái)進(jìn)行編程。為了實(shí)現(xiàn)在系統(tǒng)編程，CPLD和FPGA增加了和設(shè)計(jì)I/O分開(kāi)的編程接口，這就是幾乎所有CPLD和FPGA都采用的一種流行接口——JTAG接口，如圖1.10所示。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

JTAG接口是簡(jiǎn)單的4線(xiàn)或者5線(xiàn)串行接口，器件上的JTAG接口一般作為器件自測(cè)試的一部分來(lái)保證器件制造合格、正常工作。數(shù)據(jù)在TDI輸入上移入，在TDO輸出上移出。如果輸出和輸入匹配，則器件通過(guò)測(cè)試。如果PLD本身可以產(chǎn)生編程所需要的電壓，那么JTAG接口能夠控制并指導(dǎo)芯片，在器件的那一部分加上編程電壓，這就簡(jiǎn)化了在實(shí)驗(yàn)室或者電路板產(chǎn)品線(xiàn)上對(duì)PLD的編程。JTAG是業(yè)界標(biāo)準(zhǔn)，因此，任何JTAG接口器件都可以進(jìn)行器件自測(cè)試。上一頁(yè)下一頁(yè)返回1.2可編程邏輯器件的發(fā)展簡(jiǎn)介

然而，通常需要特殊控制器才能通過(guò)連接和供應(yīng)商的器件進(jìn)行編程。例如，Altera器件需要使用Altera編程電纜，USB?Blaster或者ByteBlasterⅡ下載電纜等。JTAG編程非常適合應(yīng)用在EEPROM器件上，這是因?yàn)榫幊淌欠且资У摹Ｉ弦豁?yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源1.3.1可編程邏輯單元（LE）圖1.12所示為一個(gè)典型的LE結(jié)構(gòu)，LE包括3個(gè)主要部分：查找表（LUT）、進(jìn)位邏輯和輸出寄存器邏輯。其中，F(xiàn)PGA用查找表（LUT）替代了CPLD中的乘積項(xiàng)陣列，它是FPGA中組合邏輯輸出乘積和的關(guān)鍵。大部分器件使用4輸入LUT，而有些器件提供輸入數(shù)量更大的LUT，以建立更復(fù)雜的功能。LUT由一系列級(jí)連復(fù)用器構(gòu)成，如圖1.13所示。復(fù)用器輸入可以被設(shè)置為高或者低邏輯電平。邏輯之所以被稱(chēng)為查找表，是因?yàn)橥ㄟ^(guò)“查找”正確的編程級(jí)來(lái)選擇輸出，并根據(jù)LUT輸入信號(hào)通過(guò)復(fù)用器將輸出送到正確的地方。下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

LUT本質(zhì)上就是一個(gè)RAM。對(duì)于4輸入的LUT，每一個(gè)LUT可以看成一個(gè)有4位地址線(xiàn)的16×1的RAM。當(dāng)用戶(hù)通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM。這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。LE的同步部分來(lái)自可編程寄存器，非常靈活，通常由全局器件時(shí)鐘來(lái)驅(qū)動(dòng)它，而任何時(shí)鐘域都可以驅(qū)動(dòng)任何LE。寄存器的異步控制信號(hào)，如清位、復(fù)位或者預(yù)設(shè)等，都可以由其他邏輯產(chǎn)生，也可以來(lái)自I/O引腳。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

寄存器輸出通過(guò)LE后驅(qū)動(dòng)至器件布線(xiàn)通道，還可以反饋回LUT。可以把寄存器旁路，產(chǎn)生嚴(yán)格的組合邏輯功能，也可以完全旁路LUT，只使用寄存器用于存儲(chǔ)或者同步。這種靈活的LE輸出級(jí)使其非常適合所有類(lèi)型的邏輯操作。FPGALE含有專(zhuān)門(mén)的進(jìn)位邏輯和LAB中的寄存器連布線(xiàn)，為這些信號(hào)提供最短連接。進(jìn)位比特可以來(lái)自L(fǎng)AB中的其他LE，也可以來(lái)自器件中的其他LAB。產(chǎn)生的進(jìn)位比特可以輸出到其他LE，或者器件互連中。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

LAB中的LUT和進(jìn)位邏輯可以被完全旁路，連接LAB中的所有LE寄存器，把它們變成移位寄存器，這適合DSP工作。和CPLD相比，進(jìn)位邏輯和寄存器連布線(xiàn)的通用性進(jìn)一步提高了性能，增強(qiáng)了對(duì)資源的管理。到目前為止，所討論的FPGALE的確要比CPLD宏單元在設(shè)計(jì)上更加靈活，但還是需要LE級(jí)連和反饋才能產(chǎn)生具有較多輸入的函數(shù)。為解決這個(gè)問(wèn)題，一些高級(jí)FPGA使用自適應(yīng)邏輯模塊（ALM）。ALM和LE相似，但有一些重要優(yōu)勢(shì)。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

首先，ALM包括兩個(gè)輸出寄存器，為邏輯鏈和寄存器封裝提供更多的選項(xiàng)，在一個(gè)邏輯模塊中生成多個(gè)函數(shù)。ALM還具有內(nèi)置硬件加法器模塊。ALM中的加法器是專(zhuān)用資源，完成標(biāo)準(zhǔn)算術(shù)操作，不需要在LUT或者在DSP中生成這些數(shù)學(xué)函數(shù)，這提高了數(shù)學(xué)性能，簡(jiǎn)化了LUT邏輯。ALM中的LUT和LE的主要不同點(diǎn)是ALM中的LUT是自適應(yīng)LUT，即ALUT。ALUT與LUT相似，但可以對(duì)它進(jìn)行劃分，配置為大小不同的LUT，以適應(yīng)兩種類(lèi)型不同的函數(shù)，包括最簡(jiǎn)單到非常復(fù)雜的函數(shù)。所有8個(gè)輸入都可以用于完成復(fù)雜算術(shù)函數(shù)，而ALUT可以按照不同的方式來(lái)進(jìn)行劃分，實(shí)現(xiàn)簡(jiǎn)單函數(shù)。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

1.3.2可編程布線(xiàn)FPGA器件中的布線(xiàn)通道看起來(lái)簡(jiǎn)單，但實(shí)際上提供更多的功能和互連。FPGA布線(xiàn)通道使器件資源能夠與芯片任何地方的所有其他資源進(jìn)行通信，而老款的非FPGA器件是無(wú)法實(shí)現(xiàn)的。曼哈頓型布線(xiàn)通道以及大小不同的固定長(zhǎng)度邏輯段，大大簡(jiǎn)化了通過(guò)布線(xiàn)調(diào)整來(lái)達(dá)到設(shè)計(jì)時(shí)序要求。隨著器件資源的增加，布線(xiàn)通道數(shù)量線(xiàn)性增長(zhǎng)就可以連接所有的器件資源。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

FPGA布線(xiàn)通道可以分成兩類(lèi)：本地互連和行列互連。本地互連直接連接LE或者LAB中的ALM，鄰近LAB之間進(jìn)行最短連接，稱(chēng)為直接鏈路。另一類(lèi)互連是行列互連，這類(lèi)互連的長(zhǎng)度固定，跨過(guò)一定數(shù)量的LAB或者整個(gè)器件。LABI/O可以連接到本地互連，實(shí)現(xiàn)高速本地操作，或者直接連接至行列互連，向芯片的其他部分發(fā)送數(shù)據(jù)。1.3.3可編程I/OFPGAI/O控制功能含在陣列邊沿的模塊中，所有器件資源都可以通過(guò)FPGA布線(xiàn)通道使用該功能。FPGA中的I/O模塊通常被稱(chēng)為I/O單元。I/O單元含有和老款CPLDI/O控制模塊相同的基本功能，但是功能更豐富了，使FPGAI/O單元非常適合用于所有類(lèi)型的設(shè)計(jì)。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

除了基本輸入、輸出以及雙向信號(hào)，I/O引腳還支持多種I/O標(biāo)準(zhǔn)，包括多種最新的低電壓高速標(biāo)準(zhǔn)。其他特性包括可變電流驅(qū)動(dòng)能力和擺率控制等，以提高電路板級(jí)信號(hào)完整性。上拉電阻形式的片內(nèi)匹配功能有助于減少電路板上的匹配元件數(shù)量。有些器件的I/O單元還含有鉗位二極管，使能后可以用作PCI總線(xiàn)的I/O。根據(jù)設(shè)計(jì)需要，器件中未使用的I/O引腳可以被設(shè)置為開(kāi)漏或者三態(tài)模式。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

1.3.4嵌入式存儲(chǔ)器RAM現(xiàn)代FPGA器件除了LAB之外還含有特殊的硬件模塊。這些專(zhuān)用資源模塊占用了陣列中一個(gè)或者多個(gè)模塊，通過(guò)FPGA布線(xiàn)通道可以訪(fǎng)問(wèn)這些模塊。這些專(zhuān)用資源通常在器件中以特殊行列模塊的形式進(jìn)行排列。存儲(chǔ)器模塊就是特殊的專(zhuān)用模塊，可以配置為不同類(lèi)型的存儲(chǔ)器。FPGA存儲(chǔ)器模塊可以配置成單端口或者雙端口RAM，或者可編程ROM，還可以用作移位寄存器或者FIFO緩沖，以替代LAB邏輯。由于FPGA存儲(chǔ)器模塊和器件中的其他結(jié)構(gòu)一樣可以進(jìn)行編程，因此，上電時(shí)能夠以任意存儲(chǔ)器內(nèi)容對(duì)其進(jìn)行初始化?？梢猿跏蓟癁槿我獯鎯?chǔ)器模式，并進(jìn)行測(cè)試，所以這對(duì)設(shè)計(jì)調(diào)試非常有用。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

1.3.5嵌入式乘法器現(xiàn)代FPGA器件中另一類(lèi)專(zhuān)用資源模塊是嵌入式乘法器。嵌入式乘法器是高性能邏輯模塊，能夠完成乘法、加法和累加操作。它們可以替代LUT邏輯來(lái)提高設(shè)計(jì)中的算術(shù)性能，這對(duì)DSP設(shè)計(jì)非常有用。某些器件還具有高速收發(fā)器，這些I/O結(jié)構(gòu)支持高速協(xié)議，傳送速率達(dá)到每秒百兆位甚至千兆位。較高的傳送速率一般用于通信和網(wǎng)絡(luò)設(shè)備中。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

1.3.6時(shí)鐘由于FPGA是基于同步寄存器邏輯，因此，時(shí)鐘和時(shí)鐘控制結(jié)構(gòu)是FPGA體系結(jié)構(gòu)的重要組成部分。時(shí)鐘基本上是高速扇出控制信號(hào)，F(xiàn)PGA器件有控制時(shí)鐘信號(hào)應(yīng)分配到哪里、時(shí)鐘信號(hào)怎樣到達(dá)目的地的硬件。所有FPGA器件都含有專(zhuān)用時(shí)鐘輸入引腳。這些引腳接收時(shí)鐘信號(hào)，直接連接至芯片中的其他時(shí)鐘控制結(jié)構(gòu)。其他引腳可以用作時(shí)鐘引腳，但信號(hào)需要通過(guò)其他邏輯結(jié)構(gòu)。當(dāng)不用作時(shí)鐘時(shí)，時(shí)鐘輸入引腳可以用作標(biāo)準(zhǔn)I/O。時(shí)鐘輸入引腳一般饋入器件中的鎖相環(huán)PLL。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

PLL根據(jù)輸入時(shí)鐘的特性來(lái)產(chǎn)生其他時(shí)鐘域，保證所有時(shí)鐘域彼此同相，并且斜移最小。時(shí)鐘控制模塊用于管理時(shí)鐘控制，選擇哪些時(shí)鐘應(yīng)送入器件的時(shí)鐘布線(xiàn)網(wǎng)絡(luò)。它們還用于使能或者禁止上電和斷電時(shí)選擇的時(shí)鐘。時(shí)鐘布線(xiàn)網(wǎng)絡(luò)含有用于向器件中所有邏輯輸出時(shí)鐘的布線(xiàn)通道。這些特殊的布線(xiàn)通道一般和普通的行列互連分開(kāi)。時(shí)鐘互連全局網(wǎng)絡(luò)能夠連接所有邏輯，而有的器件還含有局部或者分層時(shí)鐘網(wǎng)絡(luò)，僅向器件中的某些部分輸送時(shí)鐘。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

1.3.7鎖相環(huán)如前所述，PLL是能夠產(chǎn)生不同時(shí)鐘域的結(jié)構(gòu)，保證在生成的輸出時(shí)鐘之間斜移最小。PLL是可編程的，使設(shè)計(jì)人員很容易建立不同頻率、占空比和相移的多種時(shí)鐘域，用于整個(gè)設(shè)計(jì)中。1.3.8FPGA與CPLD的對(duì)比現(xiàn)在我們對(duì)比一下CPLD和FPGA的主要特性，提供一個(gè)簡(jiǎn)單參考，幫助確定某一設(shè)計(jì)適合采用哪類(lèi)器件。首先，對(duì)比一下硬件，如表1.2所示。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

CPLD和FPGA都是由邏輯陣列模塊構(gòu)成的，但是CPLDLAB基于乘積和宏單元，而FPGALAB使用基于LUT的邏輯單元。CPLDLAB圍繞中心全局互連排列，隨著器件中邏輯數(shù)量的增加，呈指數(shù)增長(zhǎng)。FPGALAB以網(wǎng)格陣列排列，隨器件密度線(xiàn)性增長(zhǎng)。CPLD互連包括LAB本地可編程陣列以及中心可編程互連。FPGA器件包括本地互連，用于各個(gè)LAB，但是和LAB邏輯分開(kāi)，器件還包括行列互連，這些互連跨過(guò)陣列中的多個(gè)LAB以及整個(gè)芯片的長(zhǎng)寬。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

FPGA器件一般包括專(zhuān)用資源模塊用于存儲(chǔ)或者DSP邏輯，CPLD不含有這些資源。最后，CPLD包括片內(nèi)EPROM、EEPROM或者閃存結(jié)構(gòu)，以存儲(chǔ)編程和配置信息，這些信息在斷電后也不會(huì)丟失。FPGA使用SRAM單元進(jìn)行編程，這種易失編程技術(shù)要求器件每次上電時(shí)都進(jìn)行編程。對(duì)基本特性進(jìn)行對(duì)比，是選擇使用哪種技術(shù)最好的方法。CPLD性能合適，而FPGA速率更高。這兩種技術(shù)都能夠?yàn)閺?fù)雜功能設(shè)計(jì)提供大量的邏輯。但是，F(xiàn)PGA由于具有LAB網(wǎng)格陣列，邏輯資源更豐富。對(duì)于高速通信應(yīng)用，唯一的選擇是使用某些FPGA中的收發(fā)器。上一頁(yè)下一頁(yè)返回1.3FPGA系統(tǒng)結(jié)構(gòu)和資源

一般而言，CPLD的功耗較低，但是FPGA也有很多低功耗特性，其功耗幾乎和CPLD相當(dāng)，具體取決于設(shè)計(jì)。當(dāng)把設(shè)計(jì)移植到固定的結(jié)構(gòu)化ASIC時(shí)，唯一的選擇是使用FPGA。最后，設(shè)計(jì)電路板時(shí)，必須考慮FPGA編程需要的外部元件，占用的電路板面積、電路板走線(xiàn)和功耗等。CPLD是單機(jī)器件，在編程和正常工作時(shí)，不需要任何額外的硬件。選擇可編程邏輯器件時(shí)需要考慮很多選項(xiàng)和因素。在選擇器件時(shí)，進(jìn)行對(duì)比是良好的開(kāi)始，但還是需要經(jīng)常查看器件手冊(cè)，以了解器件特性和不足。表1.3所示為CPLD和FPGA的特性對(duì)比。上一頁(yè)返回1.4FPGA的設(shè)計(jì)流程FPGA設(shè)計(jì)方法可以總結(jié)為一個(gè)簡(jiǎn)單的設(shè)計(jì)流程，AlteraQuartusⅡ軟件是全集成開(kāi)發(fā)工具，完全支持這一設(shè)計(jì)流程。具體步驟如下：（1）進(jìn)行源文件的編輯和編譯。首先需要將設(shè)計(jì)思路用文本方式或圖形方式表達(dá)出來(lái)，進(jìn)行排錯(cuò)編譯，為進(jìn)一步的邏輯綜合做準(zhǔn)備。常用的源程序輸入方式有原理圖輸入方式和文本輸入方式。（2）進(jìn)行邏輯綜合和優(yōu)化。將源文件經(jīng)過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系，最終獲得門(mén)級(jí)電路甚至更底層的電路描述文件，即可與FPGA/CPLD或構(gòu)成ASIC的門(mén)陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。（3）進(jìn)行目標(biāo)器件的布線(xiàn)/適配。在選用的目標(biāo)器件中建立起與網(wǎng)表文件符合的基本邏輯電路的對(duì)應(yīng)關(guān)系。下一頁(yè)返回1.4FPGA的設(shè)計(jì)流程

（4）目標(biāo)器件的編程下載。如果編譯、綜合、布線(xiàn)/適配和行為仿真、功能仿真、時(shí)序仿真等過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿(mǎn)足原設(shè)計(jì)的要求，則可以將布線(xiàn)/適配器產(chǎn)生的配置/下載文件下載電纜載入目標(biāo)芯片中。（5）硬件仿真/硬件測(cè)試。將下載好程序的FPGA放在開(kāi)發(fā)板上進(jìn)行測(cè)試，以驗(yàn)證設(shè)計(jì)思想與實(shí)際電路的偏差。上一頁(yè)返回1.5Altera公司FPGA低成本器件——CycloneⅡ1.5.1主要特性CycloneⅡ器件可提供4608～68416個(gè)邏輯單元（LE），包括嵌入式18×18位乘法器、專(zhuān)用外部存儲(chǔ)器接口電路、4Kb嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分I/O等功能。1.5.2基于數(shù)字信號(hào)處理（DSP）應(yīng)用CycloneⅡ器件提供最多150個(gè)18×18位的乘法器，可以實(shí)現(xiàn)通用數(shù)字信號(hào)處理（DSP）功能。與基于邏輯單元的乘法器相比，嵌入式乘法器性能更高，占用邏輯單元更少。下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

CycloneⅡFPGA內(nèi)部的嵌入式乘法器能夠?qū)崿F(xiàn)常用的簡(jiǎn)單乘法器操作。嵌入式乘法器，如圖1.14所示，都可以被配置成為一個(gè)18×18位的乘法器，或兩個(gè)9×9位的乘法器。嵌入式乘法器同時(shí)支持有符號(hào)和無(wú)符號(hào)數(shù)的乘法，它還提供可選的輸入和輸出寄存器，用以提高性能。嵌入式乘法器也可以與CycloneⅡ器件的M4KRAM塊進(jìn)行無(wú)縫集成，實(shí)現(xiàn)高效的DSP算法，如FIR濾波器和視頻處理。上述嵌入式乘法器能夠在250MHz下運(yùn)行，消除了復(fù)雜算法計(jì)算的性能瓶頸，將DSP系統(tǒng)的整體吞吐量提高了若干個(gè)數(shù)量級(jí)。CycloneⅡ器件可被用作DSP應(yīng)用的FPGA協(xié)處理器，分擔(dān)DSP處理器的復(fù)雜算法計(jì)算，提高系統(tǒng)的整體性能。上一頁(yè)下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

1.5.3專(zhuān)用外部存儲(chǔ)器接口CycloneⅡ器件可以通過(guò)一個(gè)專(zhuān)用接口和雙倍數(shù)據(jù)速率（DDR）/DDR2、單倍速率（SDR）SDRAM器件以及四倍數(shù)據(jù)速率（QDRⅡ）SRAM器件進(jìn)行通信，保證快速可靠的數(shù)據(jù)傳輸，傳輸速率最高達(dá)到668Mb/s。DDRSDRAM器件十分流行，主要是因?yàn)槠涞凸摹⑾鄬?duì)低的價(jià)格和高帶寬特性。由于數(shù)據(jù)處理在時(shí)鐘的兩個(gè)沿都可進(jìn)行，因此DDRSDRAM器件的帶寬是SDR的兩倍。四倍數(shù)據(jù)速率（QDRⅡ）SRAM器件使系統(tǒng)設(shè)計(jì)人員能夠?qū)?shù)據(jù)吞吐能力最大化，主要應(yīng)用在通信領(lǐng)域，數(shù)據(jù)速率可以最高達(dá)到167MHz。上一頁(yè)下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

QDRⅡ架構(gòu)具有雙數(shù)據(jù)端口（輸入和輸出）特性，每個(gè)時(shí)鐘周期各執(zhí)行兩次操作，從而實(shí)現(xiàn)每個(gè)時(shí)鐘周期完成四個(gè)數(shù)據(jù)指令。CycloneⅡ器件可以和外部存儲(chǔ)器進(jìn)行高速可靠的數(shù)據(jù)傳輸。高速接口的關(guān)鍵技術(shù)在于采用專(zhuān)用I/O特性，確保滿(mǎn)足所有的時(shí)序需求。1.5.4嵌入式鎖相環(huán)CycloneⅡ器件具備最多4個(gè)增強(qiáng)型鎖相環(huán)（PLL），提供先進(jìn)的時(shí)鐘管理能力。例如，頻率合成、可編程相移、外部時(shí)鐘輸出、可編程占空比、鎖定檢測(cè)、可編程帶寬、輸入時(shí)鐘擴(kuò)頻和支持高速差分輸入輸出時(shí)鐘信號(hào)。上一頁(yè)下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

CycloneⅡPLL提供了時(shí)鐘合成功能，允許內(nèi)部工作時(shí)鐘與輸入時(shí)鐘頻率不同。每個(gè)PLL能夠提供最多3個(gè)輸出時(shí)鐘，每個(gè)輸出時(shí)鐘的頻率可互不相同。PLL提供2個(gè)比例因子分別為m、n的除法計(jì)數(shù)器，這里m、n和后比例計(jì)數(shù)器可以是1～32中的任何整數(shù)。CycloneⅡPLL允許實(shí)現(xiàn)時(shí)間上的多路復(fù)用，通過(guò)時(shí)分多路復(fù)用，可以利用較少的邏輯單元實(shí)現(xiàn)給定功能，從而以器件資源共享的方式提高器件面積效率。CycloneⅡ中的每個(gè)PLL支持一個(gè)差分或一個(gè)單端外部輸出時(shí)鐘。每個(gè)PLL帶有一對(duì)外部時(shí)鐘輸出管腳。外部時(shí)鐘輸出管腳支持多種I/O標(biāo)準(zhǔn)，如表1.8所示。上一頁(yè)下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

CycloneⅡPLL具有較強(qiáng)的時(shí)鐘移相能力，能夠?qū)崿F(xiàn)可編程相移。用戶(hù)可以實(shí)現(xiàn)125ps時(shí)間間隔的相位移動(dòng)。這種可編程相移特性是滿(mǎn)足時(shí)序約束的理想方法。CycloneⅡPLL可以鎖定檢測(cè)信號(hào)。鎖定輸出指示當(dāng)前的時(shí)鐘輸出信號(hào)與參考時(shí)鐘是否同步。鎖定檢測(cè)信號(hào)可用于控制和同步電路板上的不同器件?？删幊陶伎毡仍试SPLL產(chǎn)生不同占空比的輸出時(shí)鐘?？删幊陶伎毡忍匦詫?duì)于雙倍數(shù)據(jù)速率（DDR）應(yīng)用非常有效，數(shù)據(jù)可以在時(shí)鐘的正負(fù)邊沿都進(jìn)行傳送。可編程占空比允許開(kāi)發(fā)人員控制時(shí)鐘正負(fù)邊沿的位置，簡(jiǎn)化和這些沿相關(guān)的建立保持時(shí)間需求。上一頁(yè)下一頁(yè)返回

1.5Altera公司FPGA低成本器件——CycloneⅡ

CycloneⅡPLL的帶寬是衡量其跟蹤輸入時(shí)鐘和濾除抖動(dòng)能力的標(biāo)準(zhǔn)。利用CycloneⅡ器件，開(kāi)發(fā)人員可以控制PLL的帶寬設(shè)置，根據(jù)需要濾除輸入時(shí)鐘抖動(dòng)。高帶寬的PLL可以快速鎖住參考時(shí)鐘，并抵制時(shí)鐘中的任何變化。低帶寬的PLL將花費(fèi)較長(zhǎng)的時(shí)間去鎖定時(shí)鐘，但是能濾除更多的抖動(dòng)。對(duì)于需要級(jí)連PLL的應(yīng)用，CycloneⅡ的可編程帶寬特性為用戶(hù)提供了極大的靈活性。擴(kuò)頻技術(shù)被用于降低系統(tǒng)的電磁干擾（EMI），這種技術(shù)通過(guò)在寬頻率范圍內(nèi)分配時(shí)鐘能量來(lái)實(shí)現(xiàn)。CycloneⅡ器件的PLL支持對(duì)輸入時(shí)鐘擴(kuò)頻，可以成功地跟蹤在200kHz的調(diào)制頻率上進(jìn)行了2%中心擴(kuò)展的輸入時(shí)鐘。上一頁(yè)返回下一頁(yè)1.5Altera公司FPGA低成本器件——CycloneⅡ1.5.5單端I/O特性CycloneⅡ器件支持單端I/O標(biāo)準(zhǔn)，如LVTTL、LVCMOS、SSTL?2、SSTL?18、HSTL?18、HSTL?15、PCI和PCI?X。1.5.6差分I/O特性與單端I/O標(biāo)準(zhǔn)相比，CycloneⅡ器件的差分信號(hào)提供更好的噪聲容限，產(chǎn)生更低的電磁干擾（EMI），并降低了功耗。上一頁(yè)下一頁(yè)返回1.5Altera公司FPGA低成本器件——CycloneⅡ1.5.7自動(dòng)CRC校驗(yàn)CRC校驗(yàn)是用來(lái)確保數(shù)據(jù)可靠的技術(shù)，也是減少單一事件干擾（SEU）最好的選擇之一。CycloneⅡ器件提供片內(nèi)CRC自動(dòng)校驗(yàn)電路，因此，可以在設(shè)計(jì)中輕松地實(shí)現(xiàn)CRC而無(wú)須任何額外成本和復(fù)雜的外部邏輯。在配置過(guò)程中首先由器件完成CRC，然后由操作過(guò)程自動(dòng)進(jìn)行CRC校驗(yàn)。當(dāng)錯(cuò)誤發(fā)生時(shí)，CRC_error管腳會(huì)提示失敗，并自動(dòng)觸發(fā)再配置操作。注意：設(shè)計(jì)人員可以通過(guò)調(diào)節(jié)時(shí)鐘分頻器來(lái)改變時(shí)鐘頻率，以選擇所需的校驗(yàn)周期。上一頁(yè)下一頁(yè)返回1.5Altera公司FPGA低成本器件——CycloneⅡ1.5.8支持NiosⅡ嵌入式處理器最大的CycloneⅡ器件內(nèi)具有多達(dá)68416個(gè)LE，一個(gè)器件內(nèi)可以實(shí)現(xiàn)多個(gè)NiosⅡ內(nèi)核，每個(gè)內(nèi)核都可以實(shí)現(xiàn)以下功能：（1）運(yùn)行一個(gè)操作系統(tǒng)。（2）通過(guò)一個(gè)以太網(wǎng)連接提供遠(yuǎn)程升級(jí)和FPGA配置。（3）數(shù)據(jù)和I/O處理。（4）在CycloneⅡFPGA內(nèi)例化系統(tǒng)。上一頁(yè)下一頁(yè)返回1.5Altera公司FPGA低成本器件——CycloneⅡ（4）在CycloneⅡFPGA內(nèi)例化系統(tǒng)，如圖1.15

所示。圖1.15中顯示如何將多個(gè)NiosⅡ嵌入式處理器集成到一個(gè)CycloneⅡ器件上。在這種系統(tǒng)中，通常有一個(gè)數(shù)據(jù)傳輸處理器，控制外部接口（PCI和以太網(wǎng)）、片外SDRAM和任意IP核之間的數(shù)據(jù)流動(dòng)。另一個(gè)處理器用來(lái)處理人機(jī)交互界面（如鍵盤(pán)、LCD顯示器）。上一頁(yè)返回1.6Altera公司FPGA高成本器件——

StratixⅢ器件Altera最新的StratixⅢ器件系列是融合了最佳性能、最大密度和最低功耗的高端FPGA。StratixⅢFPGA為下一代基站、網(wǎng)絡(luò)基礎(chǔ)設(shè)施和高級(jí)成像設(shè)備提供了高性能和高度集成功能。StratixⅢ器件不但性能最好，而且具有最低的靜態(tài)和動(dòng)態(tài)功耗——比前代FPGA低50%，在這方面的特性包括：可編程功耗技術(shù)；可選內(nèi)核電壓（0.9V或者1.1V）；高級(jí)工藝和電路技術(shù)。StratixⅢ器件經(jīng)過(guò)設(shè)計(jì)，支持高速內(nèi)心以及高速I(mǎi)/O，并且具有業(yè)界最佳的信號(hào)完整性，它是唯一能夠?qū)崿F(xiàn)400MHzDDR3的FPGA。這種性能的提高方便實(shí)現(xiàn)信號(hào)處理算法；經(jīng)過(guò)優(yōu)化的內(nèi)部存儲(chǔ)器，改進(jìn)了信號(hào)完整性存儲(chǔ)器接口；高性能外部存儲(chǔ)器接口，改進(jìn)了布線(xiàn)體系結(jié)構(gòu)；靈活的I/O支持最新的外部存儲(chǔ)器標(biāo)準(zhǔn)。下一頁(yè)返回

1.6Altera公司FPGA高成本器件——

StratixⅢ器件

1.6.1主要特性StratixⅢ提供特性有：（1）提供了47500～338000個(gè)邏輯單元（Les）。（2）提供了2430～20497Kb的TriMatrix存儲(chǔ)器，包括3種大小的RAM塊，可實(shí)現(xiàn)真雙口存儲(chǔ)器和FIFO緩沖器。（3）具有嵌入式高速DSP塊，可支持9×9位、12×12位、18×18位、36×36位的乘法器（最高可達(dá)到550MHz），可實(shí)現(xiàn)乘法計(jì)算和有限沖擊響應(yīng)濾波器（FIR）。（4）可編程降耗技術(shù)可以在提高芯片性能的同時(shí)減小功耗。上一頁(yè)下一頁(yè)返回

1.6Altera公司FPGA高成本器件——

StratixⅢ器件

（5）可選內(nèi)核電壓由低壓芯片（L系列）提供。（6）最大有16個(gè)全局時(shí)鐘、88個(gè)局部時(shí)鐘和116個(gè)外圍時(shí)鐘。（7）最大有12個(gè)鎖相環(huán)（PLL），支持PLL重新配置、時(shí)鐘切換、可編程帶寬、頻率合成和動(dòng)態(tài)相移。（8）支持高速外部存儲(chǔ)器接口，包括DDR、DDR2、DDR3、SDRAM、RLDRAMⅡ、QDRⅡ和QDRⅡ+SRAM，最大24模塊化的I/O組。（9）最多1104個(gè)用戶(hù)I/O口，24個(gè)I/O塊，支持大范圍的工業(yè)I/O口標(biāo)準(zhǔn)。上一頁(yè)下一頁(yè)返回

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StratixⅢ器件

（10）動(dòng)態(tài)（OCT）自動(dòng)標(biāo)定，支持所有的I/O塊。（11）支持高速網(wǎng)絡(luò)通信標(biāo)準(zhǔn)，包括SPI?4.2，SFI?4，SGMⅡ，UtopiaⅣ，10GigabitEthernetXSLL，高速I(mǎi)/O和NPSI。（12）支持NiosⅡ嵌入式處理器。1.6.2體系架構(gòu)StratixⅢFPGA的核心結(jié)構(gòu)建立在創(chuàng)新的邏輯單元之上——自適應(yīng)邏輯模塊（ALM）。這種核心結(jié)構(gòu)與MultiTrack互連體系結(jié)構(gòu)相結(jié)合，以很少的跳轉(zhuǎn)實(shí)現(xiàn)高性能互連，使StratixⅢ器件能夠以非常低的功耗，高效實(shí)現(xiàn)高速邏輯、算法和寄存器功能。上一頁(yè)下一頁(yè)返回

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StratixⅢ器件

1.邏輯陣列塊（LAB）和自適應(yīng)邏輯模塊（ALM）StratixⅢ系列FPGA中最基本的構(gòu)造不是邏輯單元（LE），而是自適應(yīng)邏輯模塊（ALM）。ALM可配置實(shí)現(xiàn)基本的邏輯功能、寄存器功能以及復(fù)雜的算術(shù)功能。一個(gè)邏輯陣列由10個(gè)ALM、一條進(jìn)位鏈、一條共享進(jìn)位鏈、LAB控制信號(hào)、本地互連通路以及寄存器級(jí)連鏈構(gòu)成。每個(gè)LAM能夠通過(guò)本地互連通路和直接連接通路驅(qū)動(dòng)最多30個(gè)自適應(yīng)邏輯模塊。上一頁(yè)下一頁(yè)返回

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StratixⅢ器件

2.MultiTrack互連線(xiàn)除了邏輯模塊結(jié)構(gòu)之外，StratixⅢ的另一類(lèi)關(guān)鍵特性是布線(xiàn)體系結(jié)構(gòu)。Stratix系列器件引入了MultiTrack互連，以實(shí)現(xiàn)最佳連接和性能。布線(xiàn)體系結(jié)構(gòu)提供不同邏輯模塊群——邏輯陣列模塊（LAB）之間的連接，可以通過(guò)從一個(gè)LAB到另一個(gè)LAB的“跳數(shù)”對(duì)其進(jìn)行衡量。跳數(shù)越少，模塊預(yù)測(cè)性能越好，性能也就越好，CAD工具也就更容易進(jìn)行優(yōu)化。布線(xiàn)結(jié)構(gòu)是大量的行列連線(xiàn)。Stratix系列使用三側(cè)布線(xiàn)結(jié)構(gòu)，這意味著，一個(gè)LAB能夠驅(qū)動(dòng)上面一個(gè)水平通道和左側(cè)、右側(cè)兩個(gè)垂直通道的所有連線(xiàn)，也可以接受這些通道的驅(qū)動(dòng)。上一頁(yè)下一頁(yè)返回

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1.6.3TriMatrix嵌入式存儲(chǔ)器StratixⅢ器件具有TriMatrix存儲(chǔ)器，包括3種大小的嵌入式RAM塊，能夠?qū)崿F(xiàn)StratixⅢFPGA設(shè)計(jì)的各種存儲(chǔ)需求。TriMatrix存儲(chǔ)器包括640位MLAB存儲(chǔ)器模塊（LMABs）、9KbM9K模塊和144KbM144K模塊。MLAB可以放在器件中的任何位置，非常靈活。MLABs可用于實(shí)現(xiàn)FIFO緩沖器、移位寄存器和濾波器延遲線(xiàn)；M9K模塊可用于通用存儲(chǔ)器功能和數(shù)據(jù)包幀頭或者信元緩沖；M144K模塊通常用于處理器編碼存儲(chǔ)、數(shù)據(jù)包緩沖和視頻幀緩沖。上一頁(yè)下一頁(yè)返回

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小容量存儲(chǔ)器模塊提供更多的數(shù)據(jù)商品以實(shí)現(xiàn)更大的存儲(chǔ)器帶寬，而大容量存儲(chǔ)器模塊提供更多的比特用于緩沖。在StratixⅢTriMatrix存儲(chǔ)設(shè)計(jì)基礎(chǔ)之StratixⅢ存儲(chǔ)器模塊進(jìn)一步優(yōu)化了容量，提高了效率。StratixⅢ器件存儲(chǔ)器總?cè)萘窟_(dá)到20Mb，時(shí)鐘速率為600MHz，具有很多高級(jí)特性。例如，誤碼糾正（ECC）和關(guān)斷模式等。對(duì)于密集存儲(chǔ)器的應(yīng)用，StratixⅢE器件單位邏輯提供了更多的存儲(chǔ)器和DSP模塊。StratixⅢ器件使用含有10個(gè)ALM（自適應(yīng)邏輯模塊）的邏輯陣列模塊（LAB）來(lái)實(shí)現(xiàn)MLAB，其中一半的LAB可以配置為MLAB。M9K和M144K是專(zhuān)用存儲(chǔ)器資源。上一頁(yè)下一頁(yè)返回

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TriMatrix存儲(chǔ)器具有很多高級(jí)特性，包括雙端口模式等。組合模式允許每個(gè)M9K或者M(jìn)144K模塊分解成兩個(gè)容量各占一半的存儲(chǔ)器。M144K模塊含有專(zhuān)用的ECC特性來(lái)探測(cè)并糾正錯(cuò)誤，這一特性可以采用MLAB和M9K模塊邏輯來(lái)實(shí)現(xiàn)。沒(méi)有使用的存儲(chǔ)器模塊自動(dòng)進(jìn)入低功耗模式，進(jìn)一步降低功耗。1.6.4DSP模塊StratixⅢ擁有性能最好的DSP模塊，速度高達(dá)550MHz，具有896個(gè)18×8位的乘法器，支持可變位寬，支持基本乘法器、求和、累加、級(jí)連、取整、飽和以及桶形移位寄存器等功能。同時(shí)，改進(jìn)的TriMatrix存儲(chǔ)器的性能超過(guò)600MHz，存儲(chǔ)器容量超過(guò)20Mb，提供了3種RAM容量。上一頁(yè)下一頁(yè)返回

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StratixⅢFPGA是滿(mǎn)足高性能DSP系統(tǒng)需求的重要解決方案。與DSP處理器相比，StratixⅢFPGA具有以下特性：更強(qiáng)的DSP性能、更低的功耗、更小的電路板面積、更加靈活的平臺(tái)。StratixⅢFPGA支持小型器件到大型器件的縱向移植。一個(gè)單板設(shè)計(jì)能夠以小型StratixⅢFPGA靈活實(shí)現(xiàn)業(yè)界性能最好的FPGA，完成DSP協(xié)處理器功能。StratixⅢFPGA適合視頻和圖像處理、高速數(shù)字通信以及其他高性能數(shù)字信號(hào)處理（DSP）等應(yīng)用。AlteraStratixⅢ器件中經(jīng)過(guò)優(yōu)化的DSP模塊結(jié)合TriMatrix存儲(chǔ)器以及自適應(yīng)邏輯模塊（ALM），實(shí)現(xiàn)了業(yè)界性能最好的DSP。上一頁(yè)下一頁(yè)返回

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