1、第5章,組合電路時(shí)序分析與自動(dòng)化設(shè)計(jì),5.1傳統(tǒng)數(shù)字電路設(shè)計(jì)技術(shù)存在的問(wèn)題,1.低速。2.設(shè)計(jì)規(guī)模小。3.分析技術(shù)無(wú)法適應(yīng)需要。4.效率低成本高。5.可靠性低。,6.體積大功耗大。7.功能有限。8.無(wú)法功能升級(jí)。9.知識(shí)產(chǎn)權(quán)不易保護(hù)。,5.2現(xiàn)代數(shù)字系統(tǒng)自動(dòng)設(shè)計(jì)流程,5.2.1設(shè)計(jì)輸入,圖5-1應(yīng)用于FPGA/CPLD的EDA開(kāi)發(fā)流程,5.2.1設(shè)計(jì)輸入,5.2.2硬件描述語(yǔ)言,硬件描述語(yǔ)言VHDL和VerilogHDL在現(xiàn)在EDA設(shè)計(jì)中使用最多，也擁有幾乎所有的主流EDA工具的支持。,VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛應(yīng)用。能將以VHDL語(yǔ)言描述數(shù)字系統(tǒng)的程序“翻譯”成數(shù)字電路結(jié)構(gòu)圖文件的軟件

2、工具稱為VHDL綜合器。,5.2.3綜合,圖5-2計(jì)算機(jī)軟/硬件描述語(yǔ)言編譯/綜合工具的不同之處,5.2.4適配,圖5-1應(yīng)用于FPGA/CPLD的EDA開(kāi)發(fā)流程,5.2.5時(shí)序仿真與功能仿真,5.2.6編程下載,5.2.7硬件測(cè)試,5.3QuartusII簡(jiǎn)介,圖5-3QuartusII設(shè)計(jì)流程,5.4原理圖輸入設(shè)計(jì)實(shí)例,5.4.1電路原理圖編輯輸入,圖5-4選擇編輯文件類型,（1）新建一個(gè)文件夾。,（2）打開(kāi)原理圖編輯窗。,5.4.1電路原理圖編輯輸入,圖5-5打開(kāi)原理圖編輯窗,（2）打開(kāi)原理圖編輯窗。,圖5-6調(diào)入需要的宏功能元件（Symbol）74138,（3）編輯構(gòu)建電路原理圖。,圖

3、5-7示例電路圖,（3）編輯構(gòu)建電路原理圖。,（4）文件存盤(pán)。,圖5-8利用“NewPrejectWizard”創(chuàng)建工程EXAMP1,5.4.2創(chuàng)建工程,（1）打開(kāi)建立新工程管理窗。,圖5-9將所有相關(guān)的文件都加入進(jìn)此工程,5.4.2創(chuàng)建工程,（2）將設(shè)計(jì)文件加入工程中。,圖5-10選擇目標(biāo)器件EP2C8Q208C8,5.4.2創(chuàng)建工程,（3）選擇目標(biāo)芯片。,圖5-11EXAMP1工程管理窗,5.4.2創(chuàng)建工程,（4）工具設(shè)置。,（5）結(jié)束設(shè)置。,圖5-1274138的真值表,5.4.3功能分析,圖5-13選擇目標(biāo)器件EP2C5T144C8,5.4.4編譯前設(shè)置,（1）選擇FPGA目標(biāo)芯片。,

4、圖5-14選擇配置器件的工作方式,5.4.4編譯前設(shè)置,（2）選擇配置器件的工作方式。,圖5-15選擇配置器件型號(hào)和壓縮方式,（3）選擇配置器件和編程方式。,（4）選擇目標(biāo)器件閑置引腳的狀態(tài)。,（5）雙功能引腳選擇。,圖5-16全程編譯后出現(xiàn)報(bào)錯(cuò)信息,5.4.5全程編譯,圖5-17選擇編輯矢量波形文件圖5-18波形編輯器,5.4.6邏輯功能測(cè)試,（1）打開(kāi)波形編輯器。,圖5-19設(shè)置仿真時(shí)間長(zhǎng)度,5.4.6邏輯功能測(cè)試,（2）設(shè)置仿真時(shí)間區(qū)域。,圖5-20vwf激勵(lì)波形文件存盤(pán),5.4.6邏輯功能測(cè)試,（3）波形文件存盤(pán)。,圖5-21向波形編輯器拖入信號(hào)節(jié)點(diǎn),5.4.6邏輯功能測(cè)試,（4）將工

5、程EXAMP1的端口信號(hào)名選入波形編輯器中。,圖5-22設(shè)置好的激勵(lì)波形圖,5.4.6邏輯功能測(cè)試,（5）編輯輸入波形（輸入激勵(lì)信號(hào)）。,圖5-23選擇仿真約束和控制,5.4.6邏輯功能測(cè)試,（6）仿真器參數(shù)設(shè)置。,圖5-24仿真波形輸出,5.4.6邏輯功能測(cè)試,（7）啟動(dòng)仿真器。,（8）觀察仿真結(jié)果。,圖5-25AI與SO的延時(shí)波形顯示,5.4.6邏輯功能測(cè)試,（8）觀察仿真結(jié)果。,5.5硬件測(cè)試,圖5-26圖5-4所示電路于EP2C5T144內(nèi)的引腳鎖定情況,5.5.1引腳鎖定,圖5-27AssignmentEditor編輯器表格式引腳鎖定對(duì)話框,5.5.1引腳鎖定,圖5-28選擇編程下載

6、文件和下載模式,5.5.2對(duì)FPGA編程配置,（1）打開(kāi)編程窗和配置文件。,圖5-29加入編程下載方式,5.5.2對(duì)FPGA編程配置,（2）設(shè)置編程器。,圖5-30雙擊選中的編程方式名,（3）硬件測(cè)試。,（4）編程配置器件。,5.6用HDL來(lái)表述廣義譯碼器,5.6.1用HDL表述真值表與設(shè)計(jì),1.HDL表述,圖5-313-8譯碼器真值表圖5-9的HDL的CASE語(yǔ)句表述,圖5-32將程序變成一個(gè)可以調(diào)用的原件模塊,2.將VHDL文本表述轉(zhuǎn)化為電路元件,圖5-33選擇已生成好的元件DECD38,3.完成電路設(shè)計(jì),圖5-34將3-8譯碼器DECD38調(diào)入原理圖編輯窗,3.完成電路設(shè)計(jì),圖5-35用

7、新的3-8譯碼器DECD38連接好電路,3.完成電路設(shè)計(jì),4.邏輯功能測(cè)試,圖5-36表4-3的CASE語(yǔ)句表述,5.6.2三人表決電路的CASE語(yǔ)句設(shè)計(jì),圖5-38表決電路的仿真波形,5.6.2三人表決電路的CASE語(yǔ)句設(shè)計(jì),圖5-37表決電路,圖5-39圖5-31所示的VHDL的另一種表述方法,5.6.3用HDL對(duì)真值表的其它表述方式,1.多輸出賦值端口表達(dá)方式和原理圖連接方式,圖5-40用DECD38A元件連成的電路圖,5.6.3用HDL對(duì)真值表的其它表述方式,1.多輸出賦值端口表達(dá)方式和原理圖連接方式,圖5-41多路選擇器原理圖,2.文字表達(dá)方式的多路選擇器設(shè)計(jì),5.6用HDL來(lái)表述廣

8、義譯碼器,圖5-428位四通道選一型多路選擇器“真值表”描述,2.文字表達(dá)方式的多路選擇器設(shè)計(jì),圖5-43含條件判斷情況的“真值表”表達(dá),3.含有條件判定情況的真值表的CASE語(yǔ)句表述,圖5-44兩個(gè)真值表合并表述圖5-45對(duì)應(yīng)電路元件符號(hào),4.利用IF語(yǔ)句選擇不同的真值表,實(shí)驗(yàn),5-1用譯碼器74LS138和與非門(mén)實(shí)現(xiàn)指定邏輯函數(shù)按照5.4節(jié)的流程，使用QuartusII完成例4-6的設(shè)計(jì)。包括創(chuàng)建工程、在原理圖編輯窗中繪制圖5-7電路、全程編譯、對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真、根據(jù)仿真波形說(shuō)明此電路的功能、引腳鎖定編譯、編程下載于FPGA中，進(jìn)行硬件測(cè)試。完成實(shí)驗(yàn)報(bào)告。,5-2用兩片7485設(shè)計(jì)一個(gè)8

9、位比較器按照?qǐng)D4-42的電路，用兩片四位二進(jìn)制數(shù)值比較器7485串聯(lián)擴(kuò)展為8位比較器。，使用QuartusII完成全部設(shè)計(jì)和測(cè)試，包括創(chuàng)建工程、編輯電路圖、全程編譯、時(shí)序仿真及說(shuō)明此電路的功能、引腳鎖定、編程下載，進(jìn)行硬件測(cè)試。完成實(shí)驗(yàn)報(bào)告。,實(shí)驗(yàn),5-3設(shè)計(jì)8位串行進(jìn)位加法器首先根據(jù)圖4-37，用半加器設(shè)計(jì)一個(gè)全加器元件，然后根據(jù)圖4-38，在頂層設(shè)計(jì)中用8個(gè)1位全加器構(gòu)成8位串行進(jìn)位加法器。給出時(shí)序仿真波形并說(shuō)明之、引腳鎖定編譯、編程下載于FPGA中進(jìn)行硬件測(cè)試。完成實(shí)驗(yàn)報(bào)告。,5-4設(shè)計(jì)八位十進(jìn)制數(shù)動(dòng)態(tài)掃描顯示控制電路1.根據(jù)電路圖圖4-26利用QuartusII，用7448和74138

10、宏功能元件設(shè)計(jì)實(shí)現(xiàn)八位十進(jìn)制數(shù)動(dòng)態(tài)掃描顯示控制電路，并在實(shí)驗(yàn)系統(tǒng)上控制7段數(shù)碼管。位選信號(hào)S2、S1、S0可以用3個(gè)鍵控信號(hào)手動(dòng)控制。給出時(shí)序仿真波形并說(shuō)明之、引腳鎖定編譯、編程下載于FPGA中進(jìn)行硬件測(cè)試。完成實(shí)驗(yàn)報(bào)告。2.給出真值表，以上所有控制電路用同一CASE語(yǔ)句表達(dá)出來(lái)，然后硬件實(shí)現(xiàn)。,實(shí)驗(yàn),5-5設(shè)計(jì)一個(gè)16進(jìn)制7段顯示譯碼器根據(jù)4.4.5節(jié)，用HDL的CASE語(yǔ)句設(shè)計(jì)一個(gè)可以控制顯示共陰7段數(shù)碼管的16進(jìn)制碼7段顯示譯碼器。首先給出此譯碼器的真值表，此譯碼器有4個(gè)輸入端：D、C、B、A。D是最高位，A是最低位；輸出有8位：p、g、f、e、d、c、b、a，其中p和a分別是最高和最低位，p控制小數(shù)點(diǎn)。對(duì)于共陰控制，如果要顯示“A”，輸入DCBA=1010；若小數(shù)點(diǎn)不亮，則輸出pgfedcba=01110111=77H。給出時(shí)序仿真波形并說(shuō)明之、引腳鎖定編譯、編程下載于FPGA中對(duì)共陰數(shù)碼管進(jìn)行硬件測(cè)試。完成實(shí)驗(yàn)報(bào)告。提示：用輸入總線的方式給出輸入信號(hào)仿真數(shù)據(jù)，仿真波形示例圖如下圖所示。,