1、1,第4講 VHDL基本結(jié)構(gòu),主要內(nèi)容： VHDL語言介紹 VHDL語言特點 VHDL的基本結(jié)構(gòu) VHDL語言結(jié)構(gòu)體的描述方式,2,一 概 述,VHDL語言是一種在EDA設(shè)計中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 除了含有許多具有硬件特征的語句外，VHDL語言的句法、語言形式和描述風(fēng)格十分類似于一般的計算機高級語言，是目前硬件描述語言中應(yīng)用最為廣泛的一種。,3,VHDL語言簡介,VHDL語言全稱是“超高速集成電路硬件描述語言”，它誕生于1982年，由美國國防部于20世紀七、八十年代組織研制開發(fā)，其目的首先是用這種語言描述復(fù)雜電路，其次是希望這種語言能夠成為一種

2、標(biāo)準(zhǔn)語言。,1987年底，VHDL語言被電氣和電子工程師協(xié)會IEEE和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言，版本為IEEE-1076（簡稱87版）。此后在電子產(chǎn)業(yè)界被廣泛地接受，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言（如CUPL、ABEL等）。,4,VHDL語言簡介,1993年，IEEE對VHDL進行了修訂，增加了一些功能，并從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了VHDL新的版本，編號為IEEE Std1076-1993（簡稱93版）。,1995年中國國家技術(shù)監(jiān)督局組織編寫并出版了CAD通用技術(shù)規(guī)范，推薦VHDL語言作為我國電子自動化硬件描述語言的國家標(biāo)準(zhǔn)。1996年，IEEE1

3、076.3成為VHDL綜合標(biāo)準(zhǔn)。,5,VHDL語言簡介,目前，VHDL已經(jīng)成為一個數(shù)字電路和硬件系統(tǒng)描述、綜合、優(yōu)化和布線的IEEE工業(yè)標(biāo)準(zhǔn)，已得到眾多EDA公司的支持，越來越多的硬件電路設(shè)計工具向VHDL標(biāo)準(zhǔn)靠攏，支持VHDL語言。在電子工程領(lǐng)域中，無論ASIC設(shè)計人員，還是系統(tǒng)設(shè)計人員，都需要學(xué)習(xí)VHDL語言來提高自己的工作效率。有專家認為，在未來的IT行業(yè)中，VHDL語言和Verilog HDL語言將承擔(dān)幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。,6,二 VHDL語言特點,VHDL語言作為一種標(biāo)準(zhǔn)的硬件描述語言，具有結(jié)構(gòu)嚴謹、描述能力強的特點，支持從系統(tǒng)級到邏輯門級電路所有層次的設(shè)計，適合于復(fù)雜邏輯電

4、路和系統(tǒng)的設(shè)計。,作為高級硬件描述語言，VHDL有如下特點：, 支持從系統(tǒng)級到邏輯門級電路的描述； 具有很強的硬件描述能力； 設(shè)計技術(shù)齊全、方法靈活、支持廣泛； 對設(shè)計描述具有相對的獨立性； 具有很強的移植能力； 易于共享和復(fù)用； 具有豐富的仿真語句和庫函數(shù)；,7,2 VHDL語言特點,作為高級硬件描述語言，VHDL有如下特點：, 設(shè)計結(jié)構(gòu)清晰、易讀易懂； 易實現(xiàn)系統(tǒng)的更新和升級； 數(shù)據(jù)類型豐富、安全性好。,8,三 VHDL語言設(shè)計實體的基本結(jié)構(gòu),用VHDL語言設(shè)計的電路無論規(guī)模大小，都要使用一個完整的VHDL程序結(jié)構(gòu)，這個完整的程序結(jié)構(gòu)稱為設(shè)計實體或?qū)嶓w。 設(shè)計實體是指能被VHDL語言綜合器

5、所接受，并能作為獨立的設(shè)計單元，以元件的形式存在的VHDL語言程序。 所謂的元件，既可以被高層次的系統(tǒng)調(diào)用，成為系統(tǒng)的一部分，也可以作為一個電路的功能模塊，獨立存在和運行。,9,VHDL語言設(shè)計實體的組成,VHDL語言的設(shè)計實體都由實體說明(Entity)和結(jié)構(gòu)體(Architecture)兩個最基本的部分組成。 實體說明部分用來描述該模塊或系統(tǒng)的接口信息，包括端口的數(shù)目、方向和類型，其作用相當(dāng)于傳統(tǒng)設(shè)計方法中所使用的元件符號。 結(jié)構(gòu)體部分則描述該模塊的內(nèi)部電路，對應(yīng)于原理圖、邏輯方程和模塊的輸入/輸出特性。 一個設(shè)計實體可以包含一個或多個結(jié)構(gòu)體，用于描述其的邏輯結(jié)構(gòu)和邏輯功能。,10,【例】

6、 ENTITY mux2 IS PortT(d0，d1，sel: IN BIT； q: OUT BIT)； END mux2； ARCHITECTURE rtl OF mux2 IS BEGIN； PROCESS(d0，d1，sel) VARIABLE tmp1，tmp2，tmp3: BIT； BEGIN tmp1:=d0 AND sel； tmp2:=d1 AND (NOT sel)； tmp3:=tmp1 OR tmp2； q=tmp3； END PROCESS； END rtl；,11,1. VHDL設(shè)計實體的結(jié)構(gòu),一個完整的VHDL設(shè)計實體（設(shè)計文件），通常包括： 實體說明（Entit

7、y） 結(jié)構(gòu)體（Architecture） 配置（Configuration） 庫（Library）和程序包（Package）,12,1. VHDL設(shè)計實體的結(jié)構(gòu),庫、程序包,配置,設(shè)計實體,實體說明,結(jié)構(gòu)體,進程 或其他并行結(jié)構(gòu),基本結(jié)構(gòu)：,13,2. 設(shè)計實體舉例,【例】試用VHDL語言設(shè)計一個四選一數(shù)據(jù)選擇器。,數(shù)據(jù)輸入： D3 D2 D1 D0,數(shù)據(jù)輸出： Y,選擇控制： S1 S0,14,VHDL程序如下：,LIBRARY IEEE； -IEEE庫 USE IEEE.STD_LOGIC_1164.ALL； -程序包 USE IEEE.STD_LOGIC_ARITH.ALL； USE I

8、EEE.STD_LOGIC_UNSIGNED.ALL； ENTITY mux41 IS -定義實體名 PORT ( S1, S0: IN STD_LOGIC； -定義輸入信號 D3, D2, D1, D0: IN STD_LOGIC； Y: OUT STD_LOGIC -定義輸出信號 )； END mux41； ARCHITECTURE behaveior OF mux41 IS -定義結(jié)構(gòu)體名 BEGIN -邏輯功能描述 Y=D0 WHEN S1=0 AND S0=0 ELSE D1 WHEN S1=0 AND S0=1 ELSE D2 WHEN S1=1 AND S0=0 ELSE D3；

9、 END behaveior；,庫,程序包,實體說明,結(jié)構(gòu)體,15,2. 設(shè)計實體舉例,庫：是用來存放已設(shè)計好的程序包、數(shù)據(jù)集合體、元件的倉庫，供用戶進行VHDL設(shè)計時調(diào)用。,程序包：用VHDL語言編寫的共享文件，定義了將要使用的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等。,實體說明：定義電路單元的輸入、輸出引腳信號。以標(biāo)識符ENTITY開始，以END結(jié)束。,結(jié)構(gòu)體：用來描述電路內(nèi)部結(jié)構(gòu)和邏輯功能。并以標(biāo)識符ARCHITECTURE開頭，以END結(jié)尾。,16,VHDL語言的實體說明,實體說明是VHDL程序設(shè)計中最基本的組成部分，主要用來描述設(shè)計實體的外部接口信號，定義設(shè)計單元的輸入、輸出端口，

10、是設(shè)計實體對外的一個通信界面，但它不描述設(shè)計的具體功能。,實體說明語句的格式如下：,ENTITY 實體名 IS GENERIC（類屬表）； PORT（端口表）； END ENTITY 實體名；,實體說明語句 類屬說明語句 端口說明語句 結(jié)束語句,規(guī)則： 實體聲明語句必須以“ENTITY 實體名 IS”開始，以“END ENTITY 實體名；”結(jié)束；, 實體名是設(shè)計者給設(shè)計實體的命名； 方括號內(nèi)的語言描述可任選。,17,1.實體說明語句ENTITY,該語句是實體說明的引導(dǎo)語句，用來指明實體說明部分的開始，并定義實體名。,關(guān)鍵字： ENTITY 格 式： ENTITY 實體名 IS,在設(shè)計編程時，

11、實體名必須與設(shè)計文件名相同，否則無法編譯。,18,2. 類屬說明語句GENERIC,該語句用來確定設(shè)計實體中定義的局部常數(shù)，將外部環(huán)境的信息參數(shù)傳遞到設(shè)計實體，并用類屬表的形式指明器件的一些特征。,關(guān)鍵字：GENERIC 格 式：GENERIC (常數(shù)名, 常數(shù)名: 數(shù)據(jù)類型: 設(shè)定值 ; 常數(shù)名, 常數(shù)名: 數(shù)據(jù)類型: 設(shè)定值),常數(shù)名：是由設(shè)計者定義的類屬常數(shù)名； 數(shù)據(jù)類型：常取INTEGER或TIME的類型； 設(shè)定值：為常數(shù)名所代表的數(shù)值。,19,2. 類屬說明語句GENERIC,例如：,類屬表對數(shù)據(jù)總線的類型和寬度做了定義，類屬參數(shù)datawith的數(shù)據(jù)類型為整數(shù)，數(shù)據(jù)寬度為8位。,E

12、NTITY body IS GENERIC（datawidth: INTEGER :=8）； ,類屬說明必須位于端口說明之前，用于指定設(shè)計實體和外部環(huán)境通信的參數(shù)，并以關(guān)鍵字GENERIC引導(dǎo)一個類屬參數(shù)表，在表中提供時間參數(shù)、總線寬度等信息。,20,例：2輸入與門的實體描述 entity pgand2 is generic(risewidth: time:= 1 ns; fallwidth: time:= 1 ns); port(a1: in std_logic; a0: in std_logic; z0: out std_loigc ); end entity and2; 注： 綜合器僅支

13、持數(shù)據(jù)類型為整數(shù)的類屬值。,21,3. 端口說明語句PORT,該語句是設(shè)計實體與外界接口的描述，用來指明實體的輸入、輸出信號及其模式，包括端口的名稱、數(shù)據(jù)的類型和數(shù)據(jù)的傳遞方向（端口模式）。,關(guān)鍵字：PORT 格 式：PORT （端口名，端口名: 端口模式 數(shù)據(jù)類型 ；端口名，端口名: 端口模式 數(shù)據(jù)類型）,端口名：是賦予每個外部引腳的名稱，通常用一個或幾個英文字母，或者用英文字母加數(shù)字命名。 端口模式：即端口方向，用來定義外部引腳的信號方向,共有五種模式。 數(shù)據(jù)類型：用來指定每個端口信號的取值類型,共有10種。,22,3. 端口說明語句PORT,端口模式說明：,23,IN,OUT,INOUT

14、,BUFFER,3. 端口說明語句PORT,端口模式的符號 ：,24,“OUT”和“BUFFER”都可以定義輸出端口，但是它們之間是有區(qū)別的，如圖所示。,圖 OUT和BUFFER的區(qū)別 (a) OUT；(b) BUFFER,25,例：一個完整描述（3 bit 計數(shù)器）,26,3 bit 計數(shù)器的等效描述（out 與 buffer 的區(qū)別）,27,3. 端口說明語句PORT,【例】 編寫2輸入與非門的實體說明。,設(shè)與非門的輸入為A和B，輸出為Y。,ENTITY nand2 IS GENERIC ( risew: TIME :=1ns； fallw: TIME :=1ns )； PORT ( A:

15、 IN STD_LOGIC； B: IN STD_LOGIC； Y: OUT STD_LOGIC )； END nand2；,-定義risew為上升沿 -定義fallw為下降沿 -定義A、B和Y為邏輯位,28,VHDL語言的結(jié)構(gòu)體,結(jié)構(gòu)體是設(shè)計實體的核心，它具體指明了設(shè)計實體的行為、元件及內(nèi)部連接關(guān)系。,結(jié)構(gòu)體所承擔(dān)的任務(wù) ：, 定義結(jié)構(gòu)體內(nèi)部所使用的各項元素； 通過VHDL提供的語句來描述設(shè)計實體所要求的具體行為和功能； 描述各元件之間的連接。,29,VHDL語言的結(jié)構(gòu)體,結(jié)構(gòu)體內(nèi)部構(gòu)造的描述層次和描述內(nèi)容：,結(jié) 構(gòu) 體,結(jié) 構(gòu) 體 說 明,結(jié) 構(gòu) 體 功 能 描 述,常數(shù)說明,數(shù)據(jù)類型說明

16、,信號說明,例化元件說明,子程序說明,塊語句,進程語句,信號賦值語句,子程序調(diào)用語句,元件例化語句,30,VHDL語言的結(jié)構(gòu)體,結(jié)構(gòu)體由兩個基本部分組成： 結(jié)構(gòu)體說明，用來對數(shù)據(jù)類型、常數(shù)、信號、子程序和元件等進行說明。 結(jié)構(gòu)體功能描述，用來描述設(shè)計實體的邏輯行為，可以用不同的描述風(fēng)格來表達設(shè)計實體的邏輯功能。,31,結(jié)構(gòu)體的格式：,1. 結(jié)構(gòu)體的基本格式,ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS 結(jié)構(gòu)體說明語句； BEGIN 功能描述語句； END ARCHITECTURE 結(jié)構(gòu)體名；,32,結(jié)構(gòu)體引導(dǎo)語句用來引導(dǎo)結(jié)構(gòu)體的開始，并定義結(jié)構(gòu)體的名稱。,2. 結(jié)構(gòu)體引導(dǎo)語句,關(guān)鍵字

17、： ARCHITECTURE 格 式： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS,結(jié)構(gòu)體名是給予結(jié)構(gòu)體的名稱，是該結(jié)構(gòu)體唯一的名字，用來表明該結(jié)構(gòu)體所隸屬于哪個實體。,33,用于定義結(jié)構(gòu)體中所用的數(shù)據(jù)對象和子程序，并對所引用的元件加以說明，如：,3. 結(jié)構(gòu)體說明語句, 信號（SIGNAL） 類型（TYPE） 常數(shù)（CONSTANT） 元件（COMPONENT） 函數(shù)（FUNCTION） 過程（PROCEDURE）,34,4. 功能描述語句,用于描述實體的邏輯功能。,功能描述語句結(jié)構(gòu)可以含有五種不同類型。,35,4. 功能描述語句, 塊語句（BLOCK） 塊語句結(jié)構(gòu)是由若干個并行執(zhí)

18、行語句構(gòu)成的組合體，其功能是將結(jié)構(gòu)體中的并行語句包裝在一起，組成一個或多個模塊（即子模塊）。, 進程語句（PROCESS） 定義順序語句模塊，其內(nèi)部為順序語句，將從外部獲得的信號值，或內(nèi)部的運算數(shù)據(jù)向其他信號進行賦值。, 信號賦值語句（SIGNAL） 用來將設(shè)計實體內(nèi)的處理結(jié)果向所定義的信號或界面端口進行賦值。,36,4. 功能描述語句, 子程序調(diào)用語句 由過程（PROCEDURE）和函數(shù)（FUNCTION）組成，其內(nèi)部是順序語句。用來調(diào)用過程和函數(shù)，并將結(jié)果賦值給信號。, 元件例化語句（COMPONENT） 元件例化語句用來調(diào)用另一個設(shè)計實體所描述的電路。調(diào)用時，元件例化語句對其他的設(shè)計實體

19、做元件調(diào)用說明，并將元件的端口與其他元件、信號或高層設(shè)計實體的界面端口進行連接。,37,實體與結(jié)構(gòu)體的關(guān)系：,設(shè)計實體,結(jié)構(gòu)體1,結(jié)構(gòu)體2,結(jié)構(gòu)體3,結(jié)構(gòu)體n,。 。 。,一個設(shè)計實體可有多個結(jié)構(gòu)體，代表實體的多種實現(xiàn)方式。各個結(jié)構(gòu)體的地位相同。用configuration語句指名用于綜合或仿真的結(jié)構(gòu)體。,38,四 VHDL語言結(jié)構(gòu)體的描述方式,VHDL語言的結(jié)構(gòu)體可以用不同的語句類型和描述方式來表達電路所期望的邏輯行為，而對于相同的邏輯行為，可以有不同的語句表達方式。,在VHDL語言中，這些描述方式或建模方式稱為VHDL語言的描述風(fēng)格。,常用的描述方式主要有： 行為描述 數(shù)據(jù)流描述 結(jié)構(gòu)描述

20、 混合描述,39,行為描述依據(jù)設(shè)計實體的功能或算法對結(jié)構(gòu)體進行描述，不需要給出實現(xiàn)這些行為的硬件結(jié)構(gòu)，只強調(diào)電路的行為和功能。 在結(jié)構(gòu)體中，行為描述主要用函數(shù)、過程和進程語句，以功能或算法的形式來描述數(shù)據(jù)的轉(zhuǎn)換和傳送。,結(jié)構(gòu)體的行為描述,40,【例3】試用行為描述完成二選一數(shù)據(jù)選擇器的設(shè)計。,設(shè)數(shù)據(jù)輸入為d0和d1、選擇輸入為s，輸出為y。,程序清單： ENTITY mux21 IS PORT ( d1, d0: IN STD_LOGIC； s: IN STD_LOGIC； y: OUT STD_LOGIC )； END mux21； ARCHITECTURE behavior OF mux2

21、1 IS BEGIN y = d1 WHEN s =1 ELSE d0； END behavior；,41,行為描述類似于高級編程語言，主要是對設(shè)計實體的功能或數(shù)學(xué)模型進行描述，其抽象程度遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述，其特點如下：, 行為描述具有很高的抽象程度，遠高于數(shù)據(jù)流描述和結(jié)構(gòu)描述； 行為描述只需描述清楚輸入與輸出的行為，而與它們的結(jié)構(gòu)無關(guān)； 描述程序大多采用算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等語句； 結(jié)構(gòu)體中的過程語句屬于典型的行為描述。,42,即邏輯描述，它利用VHDL語言中的賦值符和邏輯運算符進行描述，既包含邏輯單元的結(jié)構(gòu)信息，又隱含地表示某種行為。,結(jié)構(gòu)體的數(shù)據(jù)流描述,例如：

22、y = a NOR b； z = NOT( a XOR b )；,/ y等于a與b的或非運算 / z等于a與b的同或運算,這種方式主要采用非結(jié)構(gòu)化的并行語句描述。,43,【例4】將例3中的數(shù)據(jù)選擇器采用數(shù)據(jù)流描述。,邏輯表達式：,程序清單： ENTITY mux21 IS PORT (d1, d0: IN STD_LOGIC； s: IN STD_LOGIC； y: OUT STD_LOGIC )； END mux21； ARCHITECTURE dataflow OF mux21 IS SIGNAL tmp1, tmp2, tmp3: STD_LOGIC； BEGIN tmp1 = d1 A

23、ND s； tmp2 = d0 AND ( NOT s )； tmp3 = tmp1 OR tmp2； y = tmp3； END dataflow；,44,結(jié)構(gòu)描述是從設(shè)計實體的內(nèi)部結(jié)構(gòu)對結(jié)構(gòu)體進行描述的，并給出該實體所包含的模塊或元件的相互連接關(guān)系。 這種方式主要采用元件例化（COMPONENT）的形式對設(shè)計實體進行描述?？梢杂貌煌愋偷慕Y(jié)構(gòu)來實現(xiàn)多層次的工程設(shè)計，從簡單的門電路到復(fù)雜的元件來描述整個系統(tǒng)，元件之間的連接通過定義的端口界面來實現(xiàn)。,結(jié)構(gòu)體的結(jié)構(gòu)描述,45,結(jié)構(gòu)描述建模的步驟如下：,結(jié)構(gòu)體的結(jié)構(gòu)描述, 元件說明：描述局部接口。 元件例化：相對于其他元件放置元件。 元件配置：指

24、定元件所有的設(shè)計實體。,結(jié)構(gòu)描述用于層次化設(shè)計，高層次的設(shè)計模塊調(diào)用低層次的設(shè)計模塊，或直接用門電路來構(gòu)成一個復(fù)雜的邏輯電路。,46,【例5】將例3中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。,程序清單： ENTITY mux21 IS PORT (d1,d0: IN STD_LOGIC； s: IN STD_LOGIC； y: OUT STD_LOGIC )； END mux21； ARCHITECTURE structure OF mux21 IS COMPONENT and2 PORT (a, b: IN STD_LOGIC； c: OUT STD_LOGIC )； END COMPONENT； COMPONENT or2 PORT (a, b: IN STD_LOGIC； c: OUT STD_LOGIC )； END COMPONENT；,47,【例6】將例3中的數(shù)據(jù)選擇器采用結(jié)構(gòu)描述。,程序清單：,COMPONENT not1 PORT (a: IN STD_LOGIC； c: OUT STD_LOG