1、EE筆試/面試主題集合分類-IC設(shè)計(jì)基礎(chǔ)本公司的產(chǎn)品是集成電路。 請(qǐng)說(shuō)明你對(duì)集成電路的認(rèn)識(shí)，舉出集成電路和一些相關(guān)內(nèi)容(明確模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等概念)。 (工作蘭微面試主題)2、PS和PS的概念，他們的差異。 (不明)答案: PS是可編程PS。ASIC:專用集成電路是專用電路，為用戶設(shè)計(jì)。 根據(jù)一個(gè)用戶的特定要求，不開(kāi)發(fā)成本短，可以在交貨周期內(nèi)提供全定制、半定制的集成電路。 與門(mén)陣列等其他ASIC(Application Specific IC )相比，具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定

2、、可以實(shí)時(shí)進(jìn)行在線檢測(cè)等優(yōu)點(diǎn)模擬電路1、基爾霍夫定理的內(nèi)容是什么(貧民窟微電子學(xué))2、平板電容式(C=S/4kd )。 (不明)3、最基本的晶體管曲線特性。 (不明)4 .描述反饋電路的概念并列舉他們的應(yīng)用。 (貧民窟微電子學(xué))5 .負(fù)反饋的類型(電壓并聯(lián)反饋、電流串聯(lián)反饋、電壓串聯(lián)反饋和電流并聯(lián)反饋)負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地加寬放大器的通帶，提高自動(dòng)調(diào)節(jié)作用)(未知)。6、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁矗?有什么樣的方法(貧民微電子學(xué))7、頻率響應(yīng)，例如，如何穩(wěn)定、如何改變頻率響應(yīng)曲線的幾種方法。 (不明)顯示了檢驗(yàn)部

3、分的運(yùn)輸、相位補(bǔ)償?shù)姆椒?，并描繪了補(bǔ)償后的波特圖。 (凹凸)9 .基本放大電路的種類(電壓放大器、電流放大器、跨導(dǎo)放大器和跨阻抗放大器)不足點(diǎn)，特別是差分結(jié)構(gòu)被廣泛采用的理由。 (不明)10 .給出差動(dòng)電路，并告訴其輸出電壓y和Y-，求出共模成分和差動(dòng)模式成分。 (不明)11 .畫(huà)出相差的兩個(gè)輸入管。 (凹凸)12 .描繪由運(yùn)算構(gòu)成的加、減、微分、積分運(yùn)算的電路圖。 晶體管級(jí)的廣播電路。 (貧民窟微電子學(xué))13 .用運(yùn)算放大器構(gòu)成10倍放大器。 (不明)14 .給出簡(jiǎn)單電路，并分析輸出電壓的特性(積分電路)以確定輸出側(cè)上的某個(gè)點(diǎn)的rise/fall時(shí)間。 (Infineon筆試題)15、電阻r

4、和電容器c串聯(lián)連接，輸入電壓是r和c之間的電壓，輸出電壓分別是c的電壓和r的電壓需要繪制電壓、這兩種電路的輸入電壓的頻譜，來(lái)判斷這兩種電路是高通濾波器還是低通濾波器波動(dòng)器。 RC16、有源濾波器和無(wú)源濾波器的原理有什么不同？ (新太硬件)17、臨時(shí)區(qū)域信號(hào)s=v0sin (2pif0t ) v1cos (2pif1t ) v2sin (2pif3t 90 )，其是通過(guò)低通、帶通、高通濾波器后的信號(hào)顯示方式。 (不明)18 .選擇抵抗的時(shí)候會(huì)考慮什么(東信筆問(wèn)題)19 .在CMOS電路中，該單管使用p管來(lái)準(zhǔn)確地傳送模擬低電平作為開(kāi)關(guān)管還是n管？ 為什么？(貧民窟微電子學(xué))20 .給予由多個(gè)mos

5、管構(gòu)成的電路，并求出5個(gè)電壓。 (Infineon筆試題)21、電壓源、電流源是集成電路中常用的模塊，請(qǐng)畫(huà)出已知的線路結(jié)構(gòu)，簡(jiǎn)單說(shuō)明優(yōu)點(diǎn)和缺點(diǎn)。 (貧民窟微電子學(xué))22 .描述電流偏置產(chǎn)生電路。 (凹凸)23、史密斯特定電路求出差電壓。 (華為面試問(wèn)題)24、晶體振蕩器，好像給振蕩頻率求周期(應(yīng)該是單片機(jī)的十二分之一周期) (華為面試問(wèn)題)。25、LC正弦波振蕩器有什么樣的三點(diǎn)式振蕩電路，它分別描繪了各自的電路圖。 (貧民窟微電子學(xué))26、什么是VCO，什么參數(shù)(壓控振蕩器？ (華為面試問(wèn)題)27、鎖相環(huán)由哪個(gè)部分構(gòu)成(貧民微電子學(xué))28、由鎖相環(huán)電路構(gòu)成，振蕩器(例如，用d觸發(fā)器來(lái)搭載)。

6、(不明)29、求出鎖相環(huán)的輸出頻率，給出了鎖相環(huán)的結(jié)構(gòu)圖。 (不明)30、公司制作高頻電子時(shí)，可能需要射頻知識(shí)、調(diào)頻、鑒賞力等。 (未)我知道)31、電源連接傳輸線(長(zhǎng)度l、傳輸時(shí)間t )，并繪制終端的波形來(lái)考慮傳輸線沒(méi)有損失。 顯示電源電壓波形圖，要求描繪終端波形圖。 (不明)32 .微波電路的匹配電阻。 (不明)33、實(shí)現(xiàn)DAC和ADC有什么方法？ (貧民窟微電子學(xué))34.a/d電路結(jié)構(gòu)、工作原理。 (不明)35、實(shí)際工作所需的技術(shù)知識(shí)(面試容易聽(tīng))。 電路的低功耗、穩(wěn)定、高速等如此一來(lái)，如果具體問(wèn)一下履歷書(shū)上寫(xiě)的內(nèi)容，如運(yùn)輸、布局上的注意點(diǎn)等，一定要問(wèn)詳細(xì)的問(wèn)題(所以，什么都不要寫(xiě)，也不

7、要使用精通等語(yǔ)言)。 這因個(gè)人而異，什么也不好說(shuō)。 (不明)中國(guó)語(yǔ)，中國(guó)語(yǔ)，中國(guó)語(yǔ)數(shù)字電路1、同步電路和異步電路的區(qū)別是什么(貧民微電子學(xué))2 .同步邏輯和異步邏輯是什么(漢王筆試)同步邏輯在時(shí)鐘之間有一定的因果關(guān)系。 異步邏輯在每個(gè)時(shí)鐘之間沒(méi)有一定的因果關(guān)系。3、“線和”邏輯是什么，要實(shí)現(xiàn)它，硬件的特性有什么具體要求？ (漢王筆試)線和邏輯是可以通過(guò)連接兩個(gè)輸出信號(hào)來(lái)實(shí)現(xiàn)的功能。 在硬件上，為了用oc門(mén)來(lái)實(shí)現(xiàn)，如果不使用oc門(mén)，注入電流就會(huì)變大，邏輯門(mén)有可能燒損。 同時(shí)，請(qǐng)?jiān)谳敵龆丝谏习惭b上拉電阻。4、Setup和Holdup時(shí)間是什么(漢王筆試)5、設(shè)置和保持時(shí)間有差異。 (南山橋)說(shuō)明設(shè)

8、置時(shí)間和保持時(shí)間的定義和時(shí)鐘信號(hào)延遲時(shí)的變化。 (不明)說(shuō)明setup和保持時(shí)間violation，畫(huà)說(shuō)明，說(shuō)明解決方法。 (VIA2003.11.06上海筆試題)設(shè)置/保持時(shí)間是測(cè)試芯片輸入的信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間請(qǐng)求。 設(shè)置時(shí)間是指在觸發(fā)時(shí)鐘信號(hào)的上升沿到來(lái)之前，數(shù)據(jù)不穩(wěn)定變化的時(shí)間。 必須在時(shí)鐘的上升沿(例如，上升沿有效) t個(gè)時(shí)間之前到達(dá)芯片。 t是設(shè)置時(shí)間-設(shè)置時(shí)間。 如果不滿足設(shè)置時(shí)間，則該數(shù)據(jù)不能以該時(shí)鐘被輸入觸發(fā)。 僅在下一個(gè)時(shí)鐘的上升沿處，數(shù)據(jù)可以被輸入觸發(fā)中。 所謂保持時(shí)間，是指觸發(fā)器時(shí)鐘信號(hào)的上升沿到來(lái)后，數(shù)據(jù)不穩(wěn)定變化的時(shí)間。 如果hold time不充分，數(shù)據(jù)也不能

9、作為觸發(fā)。 設(shè)定“設(shè)置時(shí)間”和“保持時(shí)間”。 設(shè)置時(shí)間是指到時(shí)鐘的邊緣為止，數(shù)據(jù)信號(hào)必須保持一定的時(shí)間。 保持時(shí)間是指在時(shí)鐘跳躍邊緣之后保持?jǐn)?shù)據(jù)信號(hào)的時(shí)間。 如果不滿足設(shè)置和保持時(shí)間，DFF就不能正確地對(duì)數(shù)據(jù)采樣，出現(xiàn)對(duì)于元狀態(tài)。 如果時(shí)鐘沿觸發(fā)前后數(shù)據(jù)信號(hào)持續(xù)的時(shí)間超過(guò)建立時(shí)間和保持時(shí)間，則超過(guò)量分別被稱為建立時(shí)間馀量和保持時(shí)間馀量。8、闡述對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，舉例說(shuō)明如何消除競(jìng)爭(zhēng)和冒險(xiǎn)。 (貧民窟微電子學(xué))9 .什么是競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象？ 如何判斷？如何去除？ (漢王筆試)在組合邏輯中，門(mén)的輸入信號(hào)路徑具有不同的延遲，所以到達(dá)門(mén)的時(shí)間不一致稱為沖突。 會(huì)毛刺是冒險(xiǎn)。 如果布爾式有相

10、反的信號(hào)，就有可能發(fā)生競(jìng)爭(zhēng)和冒險(xiǎn)。 解決方法:一是增加布爾擦除項(xiàng)目，二是在芯片外部增加容量。10、你知道常用的邏輯等級(jí)嗎？TTL和COMS等級(jí)可以直接相互連接嗎？ (漢王筆試)常用邏輯電平: 12V、5V、3.3V； TTL和CMOS不能直接相互連接。 因?yàn)镻S在0.3-3.6V之間，PS有12V的5V。 CMOS輸出與TTL連接是能夠直接相互連接的。 TTL連接CMOS需要向輸出端口施加正電阻，連接到5V或12V。11 .如何解決亞穩(wěn)態(tài)？ (菲利普斯大唐筆試)準(zhǔn)穩(wěn)定狀態(tài)是指在一定的時(shí)間段內(nèi)無(wú)法確認(rèn)觸發(fā)的狀態(tài)。 一旦觸發(fā)器進(jìn)入準(zhǔn)穩(wěn)定狀態(tài)，它就不能預(yù)測(cè)該單元的輸出電平，也不能預(yù)測(cè)什么時(shí)候輸出才穩(wěn)

11、定在正確的電平上上升。 在該穩(wěn)定期間中，觸發(fā)器有可能輸出中間電平，或者處于振蕩狀態(tài)，而不是這種情況所使用的輸出電平可以沿信號(hào)信道中的每個(gè)觸發(fā)器級(jí)聯(lián)地傳播。12.IC設(shè)計(jì)中同步復(fù)位和異步復(fù)位的差異。 (南山橋)13、MOORE和MEELEY狀態(tài)機(jī)的特征。 (南山橋)14、在多時(shí)域設(shè)計(jì)中，如何處理信號(hào)跨越時(shí)域。 (南山橋)給予reg的setup、hold時(shí)間，求出中間組合邏輯的delay范圍。 (菲利普斯大唐筆試)延遲期間-設(shè)定-保持16、時(shí)鐘周期是t，觸發(fā)器D1的建立時(shí)間是最大T1max、最小T1min。 組合邏輯電路的最大延遲是T2max，最小是T2min。 q .觸發(fā)D2的設(shè)置時(shí)間T3和保持

12、時(shí)間應(yīng)該滿足什么樣的條件？ 華為17、示出一般的定時(shí)電路的圖，有Tsetup、Tdelay、Tck-q、clock的delay，寫(xiě)出確定最大時(shí)鐘的元素，并同時(shí)給出公式。 (VIA 2003.11.06上海筆試問(wèn)題)18 .談靜態(tài)動(dòng)態(tài)時(shí)間序列模擬的優(yōu)缺點(diǎn)。 (VIA 2003.11.06上海筆試問(wèn)題)19、二級(jí)信號(hào)變成鍵控信號(hào)如何改善timing的四級(jí)Mux。 (VIA 2003.11.06上海筆試問(wèn)題)20 .給出柵極水平的圖示，給予每一柵極的傳輸延遲，重要的路徑是什么，輸入，輸出取決于重要的路徑。 (不明)21、邏輯上數(shù)字電路的卡諾圖表化簡(jiǎn)單，有時(shí)序(同步異步差異)，觸發(fā)器中有幾個(gè)(差異，優(yōu)

13、秀)。點(diǎn))、全加法器等。 (不明)22、卡諾圖寫(xiě)邏輯表現(xiàn)。 (VIA 2003.11.06上海筆試問(wèn)題)23 .簡(jiǎn)化F(A、b、c、d)=m(1、3、4、5、10、11、12、13、14、15 )的和。 威盛24、pleaseshowthecmosinverterschomatic p-well process.plotitstransfercurve (vout-vin )和andsalloperaticallintheoperationrecomp (威盛筆題circuit design-beijing-03.11.09 )25、todesignacmosinvertorwithbalan

14、ceriseandfaltime、pleasedefenttherationofchannethechnetwofprompasandnmosandexplain？26、在一個(gè)標(biāo)準(zhǔn)逆變器中，為什么p管的縱橫比大于n管的縱橫比(貧民微電子學(xué))27 .用mos管做兩個(gè)輸入和非柵極。 (揚(yáng)智電子筆試)28、pleasedrionthequaltricronthequallestrallescompationandgeandeationandexplaceinwhici時(shí)間)。 (威盛筆題circuit design-beijing-03.11.09 )描繪29、NOT、NAND、NOR的符號(hào)、真值表

15、以及transistor level的電路。 (Infineon筆)考試)畫(huà)出CMOS的圖，畫(huà)出一對(duì)一mux門(mén)。 (VIA 2003.11.06上海筆試問(wèn)題)31、一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。 (菲利普斯大唐筆試)畫(huà)出Y=A*B C的cmos電路圖。 (科廣問(wèn)題)33 .用邏輯和cmos電路實(shí)現(xiàn)ABCD。 (菲利普斯大唐筆試)34 .描繪CMOS電路的晶體管電平電路圖，以實(shí)現(xiàn)Y=A*B C(D E )。 (貧民窟微電子學(xué))以35、4選1實(shí)現(xiàn)F(x、y、z)=xz yz。 (不明)給出了公式f=xxxxhttp:/www.Bai /小佛毛/xxxx由最小數(shù)量的nand門(mén)

16、實(shí)現(xiàn)(實(shí)際上化)。簡(jiǎn))。37、顯示由多個(gè)簡(jiǎn)單的NOT、NAND、NOR構(gòu)成的電路圖，根據(jù)輸入波形描繪各點(diǎn)的波形。(Infineon筆試)38 .要實(shí)現(xiàn)邏輯(A XOR B)OR (C AND D )，請(qǐng)選擇以下邏輯之一，并說(shuō)明其理由1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR回答: NAND (未知)39 .用and not門(mén)等設(shè)計(jì)全加法器。 華為40、給你兩個(gè)選通電路，讓你分析異同。 華為41 .用簡(jiǎn)單的電路實(shí)現(xiàn)，a為輸入時(shí)，輸出b波形(規(guī)格蘭微電子)42、a、b、c、d、e進(jìn)行投票，多數(shù)遵循少數(shù)，但輸出為f (也就是說(shuō)，a、b、c、d、e中，若1的個(gè)數(shù)大于0，則f輸出為1，否則f為0 )，由與門(mén)來(lái)實(shí)現(xiàn)，對(duì)輸入數(shù)量沒(méi)有限制。 (不明)43.d觸發(fā)器的功能用波形表示。 (揚(yáng)智電子筆試)44 .用傳輸門(mén)和逆變器施加邊緣觸發(fā)。 (揚(yáng)智電子筆試)45 .邏輯上描繪d觸發(fā)器。 (VIA 2003.11.06上海筆試題)46 .描繪dff的結(jié)構(gòu)圖，用verilog來(lái)實(shí)現(xiàn)。 威盛47 .描繪CMOS的d鎖存器的電路圖和布局。 (不明)48、d觸發(fā)器和d鎖存器的差異。 (新太硬件面試)49 .簡(jiǎn)要敘述latch與filp-flop的異同。 (不明)50、LATCH和DFF的概念不同。 (不明)51、latch和register的不同，為什么現(xiàn)在多使用