1、A,1,模擬?,數(shù)字?,OR,A,2,數(shù)字IC設(shè)計流程,A,3,數(shù)字IC設(shè)計流程,A,4,具體指標,物理指標,制作工藝 裸片面積 封裝,性能指標,速度 功耗,功能指標,功能描述 接口定義,A,5,前端設(shè)計與后端設(shè)計,數(shù)字前端設(shè)計（front-end） 以生成可以布局布線的網(wǎng)表(Netlist)為終點。,數(shù)字后端設(shè)計（ back-end ） 以生成可以可以送交foundry進行流片的GDS2文件為終點。 術(shù)語： tape-out提交最終GDS2文件做加工； Foundry芯片代工廠，如中芯國際。,A,6,算法模型 c/matlab code,RTL HDL vhdl/verilog,NETLIS

2、T verilog,Standcell library,LAYOUT GDSII,對功能，時序，制造參數(shù)進行檢查,TAPE-OUT,綜合工具根據(jù)基本單元庫的功能-時序模型，將行為級代碼翻譯成具體的電路實現(xiàn)結(jié)構(gòu),布局布線工具根據(jù)基本單元庫的時序-幾何模型，將電路單元布局布線成為實際電路版圖,數(shù)字IC設(shè)計流程,A,7,前端設(shè)計(RTL to Netlist),RTL（Register Transfer Level）設(shè)計 利用硬件描述語言，如verilog，對電路以寄存器之間的傳輸為基礎(chǔ)進行描述 綜合： 將RTL級設(shè)計中所得的程序代碼翻譯成實際電路的各種元器件以及他們之間的連接關(guān)系，可以用一張表來表

3、示，稱為門級網(wǎng)表（Netlist）。 STA（Static Timing Analysis，靜態(tài)時序分析）：套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設(shè)計者給定的時序限制（Timing Constraint）,RTL Code,風格代碼檢查,功能仿真,邏輯綜合,成功？,綜合后仿真,成功？,STA,成功？,代碼修改,約束修改,N,N,N,Netlist 后端,整個ASIC設(shè)計流程都是一個迭代的流程，在任何一步不能滿足要求，都需要重復之前步驟，甚至重新設(shè)計RTL代碼。 模擬電路設(shè)計的迭代次數(shù)甚至更多。,A,8,前端工具,仿真和驗證 QUATURS II Cadenc

4、e的Incisive：就是大家最常用的nc_verilog, nc_sim, nc_lauch,verilog-xl的集合 。 綜合 Synopsys的DC Cadence的RTL Compliler號稱時序，面積和功耗都優(yōu)于DC，但是仍然無法取代人們耳熟能詳?shù)腄C. BuildGates ：與DC同期推出的綜合工具，但是在國內(nèi)基本上沒有什么市場，偶爾有幾家公司用。 啟動命令：bg_shell gui&,A,9,后端設(shè)計（Netlist to Layout）,APR:Auto Place and Route,自動布局布線 Extract RC:提取延時信息 DRC：Design Rule Ch

5、eck，設(shè)計規(guī)則檢查。 LVS：Layout Versus Schematic，版圖電路圖一致性檢查。,ARP,Extrat RC,STA,成功？,DRC,成功？,LVS,成功？,N,N,后仿真,Netlist,Layout Edit,N,A,10,APR(Auto Place And Route,自動布局布線),芯片布圖（RAM,ROM等的擺放、芯片供電網(wǎng)絡(luò)配置、 I/O PAD擺放） 標準單元的布局 時鐘樹綜合 布線 DFM（Design For Manufacturing),布局布線主要是通過EDA工具來完成的,A,11,APR工具,A,12,布局布線流程,A,13,IO，電源和地的布置

6、,A,14,指定平面布置圖,A,15,電源的規(guī)劃,A,16,電源布線,A,17,布線,A,18,ENCOUTER布局布線設(shè)計流程,1、登錄服務(wù)器，進入終端，輸入：encounter ，進入soc encounter,A,19,2、調(diào)入門級網(wǎng)表和庫 網(wǎng)表文件：bin/accu_synth.v 約束文件：bin/accu.sdc 時序庫： hjtc18_ff.lib hjtc18_ss.lib hjtc18_tt.lib IO約束文件：bin/accu.io,A,20,Import design,A,21,3、在advanced的power里添加 VDD GND,A,22,A,23,4、布圖規(guī)劃f

7、loorplan 一開始有默認值，但我們需要對自動布局的結(jié)果進來手工調(diào)整。 Floorplanspecify Floorplan 我們需要芯片具體的尺寸要求改變里面的數(shù)值。 將Ratio(H/W) 改為1 將core utilization改為0.5 將core to left /right/top/bottom 改為10,A,24,A,25,A,26,5、creat power ring 在power里選擇power planingadd rings會彈出add ring對話框,A,27,A,28,6、placement,placestandard cells 然后placeplace Fl

8、ip I/O,A,29,A,30,7、Route,routenanoroute,A,31,得到最后的布線圖,A,32,時鐘樹綜合,時鐘樹和復位樹綜合為什么要放在APR時再做呢？,時鐘樹綜合的目的： 低skew 低clock latency,A,33,DFM (Design For Manufacturing),DFM：可制造性設(shè)計 DFM步驟在整個布局布線流程以后開始，主要目的是通過一些技術(shù)處理防止芯片在物理制造過程中出現(xiàn)問題，造成芯片不能工作。DFM的目的在于提高良率。,DFM主要考慮以下效應(yīng)： 天線效應(yīng) Metal liftoff效應(yīng) Metal over-etching效應(yīng),A,34,D

9、FM,天線效應(yīng),Metal liftoff,Metal over-etching,DFM,信號線太長造成,由金屬線過窄造成,由金屬過寬造成,A,35,DRC （Design Rule Check）,Design Rule： 由于制造工藝與電路性能等原因，對版圖設(shè)計有一定要求，比如說，線寬不能低于最低線寬，N阱間應(yīng)當具有一定間距，每一層金屬應(yīng)當具有一定密度等。,A,36,LVS（layout versus schematic ）,LVS： LVS是為了檢查版圖文件功能與原有電路設(shè)計功能的一致性。LVS軟件根據(jù)標準單元庫設(shè)計者提供的cdl網(wǎng)表文件從版圖中提取電路網(wǎng)表。,A,37,后端設(shè)計的挑戰(zhàn),A

10、,38,用人單位要求,高級數(shù)字前端電路工程師 工作地點：成都 職位描述：1.完成公司ASIC數(shù)字前端的設(shè)計和驗證；2. 配合數(shù)字后端部門完成ASIC的后端設(shè)計；3. 配合測試部門完成ASIC的測試；4.完成相關(guān)文檔的整理與編寫。任職要求：1. 相關(guān)專業(yè)本科以上學歷；2. 4-5年相關(guān)工作經(jīng)驗，具有獨立設(shè)計模塊、芯片能力；3. 熟練掌握Verilog，熟悉芯片的仿真驗證方法，熟悉 NC-Sim CS, Quartus等EDA工具；熟悉ASIC設(shè)計流程；了解系統(tǒng)總線架構(gòu)和常用軟硬件接口協(xié)議。4. 良好的溝通協(xié)調(diào)能力及團隊合作精神。數(shù)字后端設(shè)計工程師 職位描述：負責數(shù)字電路的綜合、自動布局布線、時鐘

11、分析、時序修正、電源分析、信號完整性分析、物理驗證、代工廠tapeout等數(shù)字后端工作，協(xié)助前端工程師完成設(shè)計、驗證和時序分析，完成對代工廠數(shù)據(jù)交接和對客戶技術(shù)支持。任職資格：1. 微電子相關(guān)專業(yè)，本科以上學歷。2. 熟悉SOC從RTL到GDS的完整設(shè)計流程； 3. 能夠熟練使用Astro/Encounter、DC/PC、PT、Formality、MentorDFT、StarRC、Calibre等相關(guān)設(shè)計工具的某一套或幾種；4. 較好的英文閱讀能力； 5.高效的學習能力和團對合作精神。,A,39,謝謝,A,40,后端設(shè)計的挑戰(zhàn),單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容,單擊此處添加段

12、落文字內(nèi)容,單擊此處添加段落文字內(nèi)容,A,41,單擊此處添加標題,此處添加內(nèi)容,此處添加內(nèi)容,此處添加內(nèi)容,雙擊添加 標題文字,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,A,42,單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容,雙擊添加 標題文字,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加標題,A,43,單擊此處添加標題,單擊此處添加 段落文字內(nèi)容,此處添加內(nèi)容,此處添加內(nèi)容,單擊此處添加 段落文字內(nèi)容,

13、此處添加內(nèi)容,單擊此處添加 段落文字內(nèi)容,此處添加內(nèi)容,單擊此處添加 段落文字內(nèi)容,此處添加內(nèi)容,單擊此處添加 段落文字內(nèi)容,此處添加內(nèi)容,單擊此處添加 段落文字內(nèi)容,A,44,單擊此處添加標題,單擊添加,單擊添加內(nèi)容文字,單擊添加,單擊添加內(nèi)容文字,單擊添加,單擊添加內(nèi)容文字,單擊添加,單擊添加內(nèi)容文字,A,45,單擊此處添加標題,單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容 單擊此處添加段落文字內(nèi)容,A,46,E