1、（3-1）,肖合九 教授,數(shù)字電子技術(shù)基礎(chǔ)簡明教程,（3-2）,第3章 組合邏輯電路,（3-3）,第3章 組合邏輯電路,概述 3.1 組合電路的基本分析方法和設(shè)計(jì)方法 3.2 加法器和數(shù)值比較器 3.3 編碼器和譯碼器 3.4 數(shù)據(jù)選擇器和分配器 3.5 用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù) 3.6 只讀存儲(chǔ)器 3.7 組合電路中的競爭冒險(xiǎn),（3-4）,一、組合邏輯電路的特點(diǎn) 邏輯功能的特點(diǎn)：任意時(shí)刻的穩(wěn)定輸出僅僅取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來的狀態(tài)無關(guān)。 組合邏輯電路的一般結(jié)構(gòu)如圖所示。,組合邏輯電路的概述,電路結(jié)構(gòu)的特點(diǎn)： 1、由門電路組合而成，不包含任何記憶元件； 2、信號(hào)是單向傳輸?shù)模?/p>

2、不存在輸出到輸入的反饋回路。,數(shù)字邏輯電路分為組合邏輯電路和時(shí)序邏輯電路,（3-5）,二、組合電路邏輯功能的表示方法 用來表示邏輯函數(shù)的幾種方法邏輯圖、真值表、卡諾圖、邏輯表達(dá)式及時(shí)間圖等，都可以用來表示組合電路的邏輯功能。,三、組合邏輯電路的分類 1、按照邏輯功能特點(diǎn)不同劃分：加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲(chǔ)器等。 2、按照使用基本開關(guān)元件不同劃分：CMOS、TTL等。 3、按照集成度不同劃分：SSI（Small Scale IC，小規(guī)模集成電路 ）、MSI （Medium Scale IC，中規(guī)模集成電路 ） 、LSI （Large Scale IC，大規(guī)模集成

3、電路 ） 、VLSI （Very Large Scale IC，超大規(guī)模集成電路 ）等。,（3-6）,3.1 組合電路的基本分析方法和設(shè)計(jì)方法,一、分析方法 根據(jù)給定的邏輯圖寫出輸出函數(shù)的邏輯表達(dá)式。 化簡邏輯表達(dá)式，求出輸出函數(shù)的最簡與或表達(dá)式。 列出輸出函數(shù)的真值表。 描述電路的邏輯功能。,所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。,3.1.1 組合電路的基本分析方法,給定組合邏輯電路,寫輸出邏輯表達(dá)式,化簡,分析其功能,列出真值表,分析其功能,（3-7）,二、分析舉例,解 ： 、根據(jù)邏輯圖寫輸出邏輯表達(dá)式并化簡,例1：組合邏輯電路如圖，試分析其邏輯功能。,、根

4、據(jù)邏輯表達(dá)式列真值表,、由真值表分析邏輯功能,當(dāng)AB相同時(shí)，輸出為0,當(dāng)AB相異時(shí)，輸出為1,異或功能。,（3-8）,解：、根據(jù)邏輯圖寫輸出邏輯表達(dá)式,例2：組合邏輯電路如圖，試分析其邏輯功能。,、化簡邏輯表達(dá)式,電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。,、電路的邏輯功能,（3-9）,例3：試分析下圖所示電路的邏輯功能，圖中輸入信號(hào)A、B、C、D是一組4位二進(jìn)制代碼。,解： 寫輸出函數(shù)Y的邏輯表達(dá)式, 進(jìn)行化簡,（3-10）,解： 列真值表 如右表所示。, 功能說明 由右表所示真值表可以明顯看出，如3.1.1所示邏輯圖是一檢奇電路，即當(dāng)輸入4位二進(jìn)

5、制代碼A、B、C、D的取值中，1的個(gè)數(shù)為奇數(shù)時(shí)輸出Y為1，反之，為偶數(shù)時(shí)輸出Y為0。,（3-11）,例4：試分析圖示電路的邏輯功能。,解： 第一步：由邏輯圖可以寫輸出F的邏輯表達(dá)式為：,（3-12）,第二步：原式可變換為,第四步：確定電路的邏輯功能。 由真值表可知，三個(gè)變量輸入，只有兩個(gè)及兩個(gè)以上變量取值為1時(shí)，輸出才為1?？梢婋娐房蓪?shí)現(xiàn)多數(shù)表決邏輯功能。,第三步：列出真值表如表所示。,（3-13）,3.1.2 組合電路的基本設(shè)計(jì)方法,一、設(shè)計(jì)方法 根據(jù)要求，設(shè)計(jì)出適合需要的組合邏輯電路應(yīng)該遵循的基本步驟，可以大致歸納如下： 1、進(jìn)行邏輯抽象 分析設(shè)計(jì)要求，確定輸入、輸出信號(hào)及它們之間的因果關(guān)

6、系。 設(shè)定變量，即用英文字母表示有關(guān)輸入、輸出信號(hào)，表示輸入信號(hào)者稱為輸入變量，有時(shí)也簡稱為變量，表示輸出信號(hào)者稱為輸出變量，有時(shí)也稱為輸出函數(shù)或簡稱函數(shù)。,組合邏輯功輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯問題，求出實(shí)現(xiàn)其邏輯功能的邏輯電路。,（3-14）,狀態(tài)賦值，即用0和1表示信號(hào)的有關(guān)狀態(tài)。 列真值表。根據(jù)因果關(guān)系，把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。 2、進(jìn)行化簡 輸入變量比較少時(shí)，可以用卡諾圖化簡。 輸入變量比較多用卡諾圖化簡不方便時(shí)，可以用公式法化簡。 3、畫邏輯圖 變換最簡與或表達(dá)式，求出所需要的最簡式。 根據(jù)最簡

7、式畫出邏輯圖。,（3-15）,二、設(shè)計(jì)舉例,例1：試設(shè)計(jì)一個(gè)三人多數(shù)表決電路，要求提案通過時(shí)輸出為1，否則為0。,解：分析：“多數(shù)表決電路”是按照少數(shù)服從多數(shù)的原則對(duì)某項(xiàng)決議進(jìn)行表決，確定是否通過。 令 邏輯變量A、B、C 分別代表參加表決的3個(gè)成員，并約定邏輯變量取值為0表示反對(duì)，取值為1表示贊成； 邏輯函數(shù)Y表示表決結(jié)果。Y取值為0表示決議被否定，Y取值為1表示決議通過。 按照少數(shù)服從多數(shù)的原則可知，函數(shù)和變量的關(guān)系是：當(dāng)3個(gè)變量A、B、C中有2個(gè)或2個(gè)以上取值為1時(shí)，函數(shù)Y的值為1，其他情況下函數(shù)Y的值為0。,（3-16）,1、列真值表,2、由真值表可寫出：Y(A,B,C)=m(3,5,

8、6,7),3、填卡諾圖化簡邏輯函數(shù),4、 輸出函數(shù)式,Y=AB+BC+AC,5、用與門、或門設(shè)計(jì)電路,6、用與非門設(shè)計(jì)電路,思考：若只用二輸入與非門設(shè)計(jì)電路，如何畫邏輯圖？,提示：,的形式畫邏輯圖。,將函數(shù)式化為,（3-17）,首先確定輸入變量：,設(shè)：A,B,C為輸入變量分別代表參加表決的邏輯變量，Y為輸出變量，表示輸出結(jié)果。,規(guī)定：A,B,C為1表示贊成，為0表示反對(duì)。Y=1表示通過，Y=0 表示反對(duì)。,AB,AC,第二步：函數(shù)化簡,第三步：畫邏輯電路圖,解：第一步：列真值表,真值表,例2：設(shè)計(jì)一個(gè)三變量表決器，其中A具有否決權(quán)。,（3-18）,例3：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控

9、制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。,解：設(shè)定變量和狀態(tài)賦值：設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。 列真值表：根據(jù)邏輯要求列出真值表如下。 邏輯表達(dá)式：由真值表 得邏輯邏輯表達(dá)式,已為最簡與或表達(dá)式,（3-19）,畫邏輯電路圖：,用與非門實(shí)現(xiàn),用異或門實(shí)現(xiàn),（3-20）,例4：設(shè)計(jì)一個(gè)路燈控制電路，要求實(shí)現(xiàn)的功能是：當(dāng)總電源開關(guān)閉合時(shí)，安裝在三個(gè)不同地方的三個(gè)開關(guān)都能獨(dú)立地將燈打開或熄滅；當(dāng)總電源開關(guān)斷開時(shí)，路燈不亮。,解：

10、邏輯抽象 輸入、輸出信號(hào)：輸入信號(hào)是四個(gè)開關(guān)的狀態(tài)，輸出信號(hào)是路燈的亮、滅。 設(shè)定變量用S表示總電源開關(guān)，用A、B、C表示安裝在三個(gè)不同地方的分開關(guān)，用Y表示路燈。 狀態(tài)賦值：用0表示開關(guān)斷開和燈滅，用1表示開關(guān)閉合和燈亮。,（3-21）,列真值表：由題意不難理解，一般地說，四個(gè)開關(guān)是不會(huì)在同一時(shí)刻動(dòng)作的，反映在真值表中任何時(shí)刻都只會(huì)有一個(gè)變量改變?nèi)≈担虼税囱h(huán)碼排列變量S、A、B、C的取值較好，如右表所示。, 進(jìn)行化簡 由下圖所示Y的卡諾圖可得,（3-22）, 畫邏輯圖 用異或門和與門實(shí)現(xiàn)。 變換表達(dá)式,邏輯圖：如下圖所示。,（3-23）,作業(yè)題 P225 題3.1(a) P226 題3.

11、4 P226 題3.6 Y1,（3-24）,一、填空題,1、組合邏輯電路是指任何時(shí)刻電路的穩(wěn)定輸出，僅僅只決定于( )。,該時(shí)刻各個(gè)輸入變量的取值,2、從電路結(jié)構(gòu)上看，組合邏輯電路是由常用門電路組合而成，其中既無( )，也不包含( )。,可以存儲(chǔ)信號(hào)的記憶元件,從輸出到輸入的反饋連接,二、分析題,1、組合電路如下圖所示，分析該電路的邏輯功能。,解： 由邏輯圖逐級(jí)寫出邏輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量P,（3-25）, 化簡與變換。因?yàn)橄乱徊揭姓嬷当?，所以要通過化簡與變換，使表達(dá)式有利于列真值表，一般應(yīng)變換成與或式或最小項(xiàng)表達(dá)式。, 由表達(dá)式列出真值表，見表。經(jīng)過化簡與變換的表達(dá)式為兩

12、個(gè)最小項(xiàng)之和的非，所以很容易列出真值表。, 分析邏輯功能 由真值表可知，當(dāng)A、B、C三個(gè)變量不一致時(shí)，電路輸出為“1”，所以這個(gè)電路稱為“不一致電路”。,（3-26）,2、電路如下圖所示，要求：寫出F的表達(dá)式；說明電路的邏輯功能；用最簡的邏輯電路實(shí)現(xiàn)F。,解： 由邏輯圖寫出邏輯表達(dá)式, 列真值表如左，可見該電路是三變量的奇校驗(yàn)電路。, 實(shí)現(xiàn)F的最簡邏輯電路如下圖所示。,（3-27）,三、設(shè)計(jì)題,1、設(shè)計(jì)一個(gè)組合電路，其輸入是3位二進(jìn)制數(shù)BB2B1B0，輸出是Y12B、Y2B2，Y1、Y2也是二進(jìn)制數(shù)。,解：3位二進(jìn)制數(shù)B的最大值為7，所以Y12B的最大值為14，因此Y1為4位二進(jìn)制數(shù)，令Y1Z

13、3Z2Z1Z0；Y2B2的最大值為49，因此Y2為6位二進(jìn)制數(shù)，令Y2 F5F4F3F2F1F0。列真值表如下：,由表可知， Y1 相當(dāng)于B左移一位，右端補(bǔ)零，故 Z3=B2 ，Z2=B1， Z1=B0 ，Z0=0,（3-28）,由 畫出邏輯電路圖如下。,（3-29）,3.2 加法器和數(shù)值比較器,一、半加器和全加器,3.2.1 加法器,1、半加器,能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。,加數(shù),本位的和,向高位的進(jìn)位,（3-30）,2、全加器,能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。,Ai、Bi：加

14、數(shù)， Ci-1：低位來的進(jìn)位，Si：本位的和， Ci：向高位的進(jìn)位。,（3-31）,用與門和或門實(shí)現(xiàn),（3-32）,用與或非門實(shí)現(xiàn),再取反，得：,（3-33）,（3-34）,實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。,1、4位串行進(jìn)位加法器,構(gòu)成：把4個(gè)全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。,二、加法器,由于每一位相加結(jié)果，必須等到低一位的進(jìn)位產(chǎn)生以后才能建立，因此這種結(jié)構(gòu)也叫做逐位進(jìn)位加法器。 其特點(diǎn)是結(jié)構(gòu)簡單，最大缺點(diǎn)是運(yùn)算速度慢。為了提高運(yùn)算速度，必須減小或消除由于進(jìn)位信號(hào)逐位傳遞所消耗的時(shí)間，采用超前進(jìn)位加法器。,（3-35）,2、超前進(jìn)位加法器（并行進(jìn)位加

15、法器）,4位加法器中，第1位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為,第2位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為,第3位全加器的輸入進(jìn)位信號(hào)的表達(dá)式為,而4位加法器輸出進(jìn)位信號(hào)的表達(dá)式，即第3位加法運(yùn)算時(shí)產(chǎn)生的要送給更高位的進(jìn)位信號(hào)的表達(dá)式為,（3-36）,顯而易見，只要A3、A2、A1、A0 、B3、B2、B1、B0和C0-1給出之后，便可按上述表達(dá)式直接確定C3、C2、C1、C0。因此如果用門電路實(shí)現(xiàn)上述邏輯關(guān)系，并將結(jié)果送到相應(yīng)全加器的進(jìn)位輸入端，就會(huì)極大地提高加法運(yùn)算速度，因?yàn)楦呶坏娜舆\(yùn)算再也不需等待了。4位超前進(jìn)位加法器就是由四個(gè)全加器和相應(yīng)的進(jìn)位邏輯電路組成的。,圖(a)是4位超前進(jìn)位加法器的邏

16、輯電路結(jié)構(gòu)示意圖。圖(b)、(c)是相應(yīng)的CMOS與TTL集成電路的型號(hào)與引腳圖。,（3-37）,用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。,一、1位數(shù)值比較器,設(shè)AiBi時(shí)Li1； AiBi時(shí)Gi1； AiBi時(shí)Mi1。得1位數(shù)值比較器的真值表。,3.2.2 數(shù)值比較器,（3-38）,邏輯表達(dá)式,邏輯圖,（3-39）,邏輯表達(dá)式,邏輯圖,（3-40）,二、4位數(shù)值比較器,4 位數(shù)值比較器,要比較的是兩個(gè)4 位二進(jìn)制數(shù)A = A3 A2A1A0、B =B3B2B1B0 。比較結(jié)果用L、G、M 表示，且A B 時(shí)L=1, AB時(shí)G=1，AB時(shí)M=1。,1、比較方法，輸入

17、輸出之間因果關(guān)系分析 從最高位開始比較，依次逐位進(jìn)行，直到比較出結(jié)果為止。 若A3B3，則AB，L=1 、G=M=0。 當(dāng)A3=B3即G3=1時(shí),若A2B2，則AB，L=1 、G=M=0。 當(dāng)A3=B3、A2=B2即G3=G2=1時(shí),若A1B1，則AB，L=1 、G=M=0。 當(dāng)A3=B3、A2=B2 、A1=B1即G3=G2=G1=1時(shí),若A0B0，則AB，L=1 、G=M=0。 對(duì)AB即L=1，上述四種情況是或的邏輯關(guān)系。 只有當(dāng)A3=B3、A2=B2 、A1=B1 、A0=B0即G3=G2=G1=G0=1時(shí),才會(huì)有A=B即G=1。顯然，對(duì)于A=B即G=1，G3、G2、G1、G0與的邏輯關(guān)

18、系。 如果A不大于B也不等于B，即L=G=0時(shí)，則AB即M=1。,（3-41）,2、邏輯表達(dá)式 根據(jù)上述比較方法和輸入輸出之間因果關(guān)系分析，可以直接寫出L、G、M的邏輯表達(dá)式,比照上述表達(dá)式也也可以寫出,3、邏輯圖 變換表達(dá)式結(jié)果如下，利用1位數(shù)值比較器的邏輯圖，可畫出4位數(shù)值比較器的邏輯圖。,（3-42）,（3-43）,4、集成數(shù)值比較器 把實(shí)現(xiàn)數(shù)值比較功能的電路集成在一個(gè)芯片上便構(gòu)成了集成數(shù)值比較器。下圖是4位集成數(shù)值比較器的外引腳功能端排列圖。,（3-44）,下表是4位集成數(shù)值比較器的真值表。,（3-45）,作業(yè)題 P225 題3.2(b) P226 題3.9,（3-46）,一、填空題,

19、1、兩個(gè)1位二進(jìn)制數(shù)相加叫做( )。兩個(gè)同位的加數(shù)和來自低位的進(jìn)位三者相加叫做( )。,半加器,2、比較兩個(gè)多位二進(jìn)制數(shù)大小是否相等的邏輯電路，稱為( )。,數(shù)值比較器,二、單項(xiàng)選擇題,1、如需要判斷兩個(gè)二進(jìn)制數(shù)的大小或相等，可以使用( )電路。 A、譯碼器 B、編碼器 C、數(shù)據(jù)選擇器 D、數(shù)據(jù)比較器,D,全加器,2、只考慮本位數(shù)而不考慮低位來的進(jìn)位的加法稱為 ( )。 A、全加 B、半加 C、全減 D、半減,B,（3-47）,3.3 編碼器和譯碼器,3.3.1 編碼器,編碼,用文字、符號(hào)或者數(shù)字表示特定對(duì)象的過程都可叫做編碼。,實(shí)現(xiàn)編碼功能的電路,（3-48）,一、二進(jìn)制編碼器,1、3位二進(jìn)

20、制編碼 輸入是八個(gè)需要進(jìn)行編碼的信號(hào)用I0I7表示，輸出是用來進(jìn)行編碼的3位二進(jìn)制代碼，用Y0、Y1 、Y2表示。該編碼器在任何時(shí)刻，只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼，即不允許有兩個(gè)和兩個(gè)以上輸入信號(hào)同時(shí)存在，也就是I0、I1、I7是一組互相排斥的變量。,真值表,邏輯表達(dá)式,（3-49）,邏輯圖,（3-50）,2、3位二進(jìn)制優(yōu)先編碼器,在優(yōu)先編碼器中允許幾個(gè)信號(hào)同時(shí)輸入，但是電路只對(duì)其中優(yōu)先級(jí)別最高的進(jìn)行編碼，不理睬級(jí)別低的信號(hào)。即在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。,設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。,真值表,（3-51）,邏輯表達(dá)式,（3-52）

21、,邏輯圖,8線-3線優(yōu)先編碼器,如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了，如教材P164圖3.3.6所示。,（3-53）,3、集成3位二進(jìn)制優(yōu)先編碼器,集成3位二進(jìn)制優(yōu)先編碼器74LS148,（3-54）,集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表,輸入：邏輯0(低電平）有效,輸出：邏輯0(低電平）有效,（3-55）,集成3位二進(jìn)制優(yōu)先編碼器74LS148的級(jí)聯(lián),16線-4線優(yōu)先編碼器,（3-56）,1、8421 BCD碼編碼器,輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼,真值表,二、二十進(jìn)制編碼器,（3-57）,邏輯表達(dá)式,邏輯圖,（3-58）,2

22、、8421 BCD碼優(yōu)先編碼器,真值表,（3-59）,邏輯表達(dá)式,（3-60）,邏輯圖,在每一個(gè)輸入端和輸出端都加上反相器，便可得到輸入和輸出均為反變量的8421 BCD碼優(yōu)先編碼器，如教材P170圖3.3.12所示。,（3-61）,3、集成10線-4線優(yōu)先編碼器,（3-62）,3.3.2 譯碼器,譯碼是編碼的逆過程。,把代碼狀態(tài)的特定含義“翻譯” 出來的過程叫做譯碼。,實(shí)現(xiàn)譯碼功能的電路,（3-63）,一、二進(jìn)制譯碼器,設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。,譯碼輸出高電平有效,譯碼輸出低電平有

23、效,（3-64）,1、3位二進(jìn)制譯碼器,真值表,輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào),（3-65）,邏輯表達(dá)式,邏輯圖,電路特點(diǎn)：與門組成的陣列,（3-66）,2、集成3線8線譯碼器,A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），S1、 、為選通控制端。當(dāng)S11、 時(shí)，譯碼器處于工作狀態(tài);當(dāng)S10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。,（3-67）,真值表,（3-68）,3、二進(jìn)制譯碼器的級(jí)聯(lián),當(dāng)輸入二進(jìn)制代碼的位數(shù)比較多時(shí)，可以把幾個(gè)二進(jìn)制譯碼器級(jí)聯(lián)起來完成其譯碼操作。下圖是把兩片74LS138級(jí)聯(lián)起來構(gòu)成的4線16線譯碼器。,當(dāng)A30時(shí)，片(1) 工作，片(2) 被禁止。,當(dāng)A

24、31時(shí)，片(1) 被禁止，片(2) 工作。,（3-69）,二十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9Y0表示。由于二十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線10線譯碼器。,二、 二-十進(jìn)制譯碼器,1、8421 BCD碼譯碼器,把二十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二十進(jìn)制譯碼器。,（3-70）,真值表,（3-71）,邏輯表達(dá)式,邏輯圖,（3-72）,將與門換成與非門，則輸出為反變量，即為低電平有效。,（3-73）,、集成8421 BCD碼譯碼器74LS42,（3-

25、74）,由七段發(fā)光二極管構(gòu)成,1 1 0 1 1 0 1,低電平時(shí)發(fā)光,高電平時(shí)發(fā)光,1、數(shù)碼顯示器,三、顯示譯碼器,（3-75）,在數(shù)字電路中，常常需要把運(yùn)算結(jié)果用十進(jìn)制 數(shù)顯示出來，這就要用顯示譯碼器。,2、顯示譯碼器,（3-76）,2. 七段譯碼顯示器,（3-77）,共陰極7段顯示譯碼器真值表,（3-78）,共陽極7段顯示譯碼器真值表,（3-79）,Ya的卡諾圖,（3-80）,邏輯表達(dá)式,（3-81）,邏輯圖,（3-82）,3、集成顯示譯碼器74LS48,引腳排列圖,適用于共陰極LED,（3-83）,作業(yè)題 P227 題3.12 P227 題3.14,（3-84）,一、填空題,1、用文字

26、、符號(hào)或者數(shù)碼表示特定對(duì)象的過程，叫做( )。,編碼,2、用n位二進(jìn)制代碼對(duì)N=2n個(gè)信號(hào)進(jìn)行編碼的電路稱為( )。,二進(jìn)制編碼器,3、半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共( ) 極接法和共( )極接法。,陰,陽,4、對(duì)于共陽接法的發(fā)光二極管數(shù)碼顯示器，應(yīng)采用 ( )電平驅(qū)動(dòng)的七段顯示譯碼器。,低,5、8個(gè)輸入的編碼器，按二進(jìn)制編碼，其輸出的編碼有( ) 位。,3,6、3個(gè)輸入的譯碼器，最多可譯碼出( ) 路輸出。,8,（3-85）,二、單項(xiàng)選擇題,1、在二進(jìn)制譯碼器中，若輸入有4位代碼，則輸出有( )信號(hào)。 A、2個(gè) B、4個(gè) C、8個(gè) D、16個(gè),D,2、若在編碼器中有50個(gè)編碼對(duì)象，

27、則要求輸出二進(jìn)制代碼位數(shù)為( )位。 A、5 B、6 C、10 D、50,B,3、在在大多數(shù)情況下,對(duì)于譯碼器而言( )。 A、其輸入端數(shù)目少于輸出端數(shù)目 B、其輸入端數(shù)目多于輸出端數(shù)目 C、其輸入端數(shù)目與輸出端數(shù)目幾乎相同,A,（3-86）,.6 數(shù)據(jù)選擇器,3.4 數(shù)據(jù)選擇器和分配器,3.4.1 數(shù)據(jù)選擇器,在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。,輸出數(shù)據(jù),選通控制端,輸出數(shù)據(jù)可以是4路輸入數(shù)據(jù)的任意一路，究竟是哪一路完全由選擇控制信號(hào)決定。,00,01,10,11,（3-87）,一、4選1數(shù)據(jù)選擇器,真值表,邏輯表達(dá)式,

28、地址變量,輸入數(shù)據(jù),由地址碼決定從路輸入中選擇哪路輸出。,（3-88）,邏輯表達(dá)式,邏輯圖,（3-89）,集成8選1數(shù)據(jù)選擇器74LS151,二、集成數(shù)據(jù)選擇器,（3-90）,74LS151的真值表,（3-91）,例：用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)下列函數(shù)：,解： 令A(yù)2=A，A1=B ，A0=C，則D0=D3=D4=D6=0， D1=D2=D5=D7=1，故電路圖如下圖所示。,（3-92）,數(shù)據(jù)選擇器的擴(kuò)展,（3-93）,3.4.2 數(shù)據(jù)分配器,定義：能夠?qū)?個(gè)輸入數(shù)據(jù)，根據(jù)需要傳送到m個(gè)輸出端的任何一個(gè)輸出端的電路，叫做數(shù)據(jù)分配器，又稱為多路分配器，其邏輯功能正好與數(shù)據(jù)選擇器相反。,

29、將一個(gè)數(shù)據(jù)分時(shí)分送到多個(gè)輸出端輸出。,數(shù)據(jù)輸入,數(shù)據(jù)輸出端,使能端,確定芯片是否工作,00,01,10,11,（3-94）,一、1路-4路數(shù)據(jù)分配器,由地址碼決定將輸入數(shù)據(jù)送給哪路輸出。,真值表,邏輯表達(dá)式,地址變量,輸入數(shù)據(jù),（3-95）,邏輯圖,（3-96）,二、集成數(shù)據(jù)分配器,集成數(shù)據(jù)分配器,把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。,由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器,（3-97）,1、基本原理：,數(shù)據(jù)選擇器的主要特點(diǎn)：,具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：,提供了地址變量的全部最小項(xiàng)。,一般情況下，Di可以當(dāng)作一

30、個(gè)變量處理。,因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。,3.5 用中規(guī)模集成電路實(shí)現(xiàn)組合邏輯函數(shù),3.5.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù),一、用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)的基本原理和步驟,（3-98）,2、基本步驟: 確定應(yīng)該選用的數(shù)據(jù)選擇器 k：函數(shù)的變量個(gè)數(shù) 4選1數(shù)據(jù)選擇器74LS153 n：選擇器地址碼位數(shù) 8選1數(shù)據(jù)選擇器74LS151 寫邏輯表達(dá)式 邏輯函數(shù)的標(biāo)準(zhǔn)與或式 數(shù)據(jù)選擇器輸出信號(hào)表達(dá)式 求選擇器輸入變量的表達(dá)式 對(duì)照比較確定個(gè)輸入變量 畫連線圖,（3-99）,例：試用數(shù)

31、據(jù)選擇器電路實(shí)現(xiàn)下列邏輯函數(shù),經(jīng)過比較, D0,二、應(yīng)用舉例,解：k=3，則n=k-1=2，選擇4選1數(shù)據(jù)選擇器74LS153 將A、B分別對(duì)應(yīng)A1、A0 ，C對(duì)應(yīng)輸入D，Y作為輸出F。 4選1數(shù)據(jù)選擇器輸出信號(hào)表達(dá)式：, D1, D2, D3,（3-100）,D0 = C D1 = D2 =D3 =C S0,確定選擇器的輸入：,連線圖：,（3-101）,例：用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)式 Y=AB+BC+CA,2）將邏輯函數(shù)式用最小項(xiàng)表示,解：1）選用數(shù)據(jù)選擇器 函數(shù)變量個(gè)數(shù)為3，根據(jù)n=k-1=2，確定選用4選1 數(shù)據(jù)選擇器74LS153,數(shù)據(jù)選擇器標(biāo)準(zhǔn)與或式,3）確定輸入變量的表達(dá)式 函數(shù)變

32、量按A、B、C順序排列，保持A、B在表達(dá)式中的形式，變換Y,比較對(duì)照可得：A1A、A0B、D00、D1D2C、D31,（3-102）,4）畫出邏輯圖,（3-103）,譯碼器的主要特點(diǎn)：,具有標(biāo)準(zhǔn)的與非與非式的形式，即：,提供了輸入變量的全部最小項(xiàng)。,因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成，那么利用兩次取反的方法就可以得到由最小項(xiàng)構(gòu)成的與非與非表達(dá)式。,3.5.2 用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù),一、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)的基本原理和步驟,1、基本原理：,所以，利用譯碼器和與非門可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。,（3-104）,2、 基本步驟: 確定應(yīng)該選用的譯碼器 k：函數(shù)的

33、變量數(shù) 2線4線譯碼器74LS139 n：譯碼器輸入位數(shù) 3線8線譯碼器74LS138 寫出函數(shù)的標(biāo)準(zhǔn)與非與非表達(dá)式 函數(shù)的標(biāo)準(zhǔn)與或式 標(biāo)準(zhǔn)與非與非式 確認(rèn)譯碼器和與非門輸入信號(hào)的表達(dá)式 譯碼器的輸入信號(hào)=函數(shù)的變量 與非門的輸入信號(hào)=譯碼器的輸出信號(hào) 畫連線圖,（3-105）,例：使用集成譯碼器設(shè)計(jì)一個(gè)全加器。,連線圖,解：全加器有三個(gè)輸入信號(hào)，兩個(gè)輸出信號(hào)，選擇3線8線譯碼器74LS138。 已知1位全加器的邏輯表達(dá)式為,1,Ai,Bi,Ci-1,Si,Ci,（3-106）,作業(yè)題 P227 題3.13(2) P227 題3.16(1),（3-107）,一、填空題,1、從若干輸入數(shù)據(jù)中選擇

34、一路作為輸出的電路叫做( )。,數(shù)據(jù)選擇器,2、能夠?qū)?個(gè)輸入數(shù)據(jù)，根據(jù)需要傳送到m個(gè)輸出端的任何1個(gè)輸出端的電路，稱為( )。,數(shù)據(jù)分配器,二、單項(xiàng)選擇題,1、如一個(gè)16選1的數(shù)據(jù)選擇器，其地址輸入端有( ) 個(gè)。 A、1 B、2 C、4 D、16,C,2、八路數(shù)據(jù)分配器，其地址輸入端有( )個(gè)。 A、1 B、2 C、3 D、4,C,3、在多路數(shù)據(jù)傳輸過程中，能夠根據(jù)需要將( ) 挑選出來的電路，叫做數(shù)據(jù)選擇器。,其中任意一路,（3-108）,3.6 只讀存儲(chǔ)器（ROM）,分類,掩模 ROM,可編程 ROM（PROM Programmable ROM）,可擦除可編程 ROM（EPROM Er

35、asable PROM）,說明:,掩模 ROM,PROM,生產(chǎn)過程中在掩模板控制下寫入，內(nèi)容固定， 不能更改,內(nèi)容可由用戶編好后寫入，一經(jīng)寫入不能更改,紫外光擦除（約二十分鐘）,EPROM,存儲(chǔ)數(shù)據(jù)可以更改，但改寫麻煩，工作時(shí)只讀,EEPROM 或 E2PROM,電擦除（幾十毫秒）,（3-109）,3.6.1 ROM 的結(jié)構(gòu)和工作原理,1. 基本結(jié)構(gòu),一、ROM 的結(jié)構(gòu)示意圖,地址輸入,數(shù)據(jù)輸出, n 位地址, b 位數(shù)據(jù),最高位,最低位,（3-110）,2. 內(nèi)部結(jié)構(gòu)示意圖,存儲(chǔ)單元,數(shù)據(jù)輸出,字 線,位線,地址譯碼器,ROM 存儲(chǔ)容量 = 字線數(shù) 位線數(shù) = 2n b（位）,地 址 輸 入

36、,（3-111）,3. 邏輯結(jié)構(gòu)示意圖,(1) 中大規(guī)模集成電路中門電路的簡化畫法,連上且為硬連接，不能通過編程改變,編程連接，可以通過編程將其斷開,斷開,與門,或門,（3-112）,緩沖器,同相輸出,反相輸出,互補(bǔ)輸出,（3-113）,(2) 邏輯結(jié)構(gòu)示意圖,2n個(gè)與門構(gòu)成 n 位 二進(jìn)制譯碼器 , 輸 出2n 個(gè)最小項(xiàng)。,. . .,n 個(gè) 輸 入 變 量,b 個(gè)輸出函數(shù),或門陣列,與門陣列,（3-114）,二、ROM 的基本工作原理,1. 電路組成,二極管或門,二極管與門,位 線,字線,輸出 緩沖,（3-115）,2. 工作原理,輸出信號(hào)的邏輯表達(dá)式,字線：,位線：,（3-116）,輸出

37、信號(hào)的真值表,0 1 0 1,A1 A0,D3 D2 D1 D0,1 0 1 0,0 1 1 1,1 1 1 0,3. 功能說明,(1) 存儲(chǔ)器,(2) 函數(shù)發(fā)生器,地址,存儲(chǔ)數(shù)據(jù),輸入變量,輸出函數(shù),(3) 譯碼編碼,字線,編碼,0 1 0 1,1 0 1 0,0 1 1 1,1 1 1 0,A1 A0,0 0,0 1,1 0,1 1,輸入變量,輸出函數(shù),由與門陣列先對(duì)輸入的二進(jìn)制代碼A1A0進(jìn)行譯碼，得到4個(gè)輸出信號(hào)W0、W1、W2、W3，再由或門陣列對(duì)W0 W34個(gè)信號(hào)進(jìn)行編碼。,A1A0是地址碼，D3、D2、D1、D0是數(shù)據(jù)。,（3-117）,3.6.2 ROM 應(yīng)用舉例及容量擴(kuò)展,一

38、、ROM 應(yīng)用舉例,用 ROM 實(shí)現(xiàn)以下邏輯函數(shù),例 3.6.2,Y1= m (2,3,4,5,8,9,14,15）,Y2= m (6,7,10,11,14,15）,Y3= m (0,3,6,9,12,15）,Y4= m (7,11,13,14,15）,譯碼器,編碼器,（3-118）,二、ROM 容量擴(kuò)展,1. 存儲(chǔ)容量,存儲(chǔ)器存儲(chǔ)數(shù)據(jù)的能力，為存儲(chǔ)器含存儲(chǔ)單元 的總位數(shù)。,存儲(chǔ)容量 = 字?jǐn)?shù) 位數(shù),字 word,位 bit,1k 1 : 1024 個(gè)字 每個(gè)字 1 位 存儲(chǔ)容量 1 k,1k 4 : 1024 個(gè)字 每個(gè)字 4 位 存儲(chǔ)容量 4 k,256 8 : 256 個(gè)字 每個(gè)字 8

39、位 存儲(chǔ)容量 2 k,64 k 16: 64 k 個(gè)字 每個(gè)字 16 位 存儲(chǔ)容量 1024k（1M）,2. 存儲(chǔ)容量與地址位數(shù)的關(guān)系,存儲(chǔ)容量 256 4,8 位地址,256 = 28,4 位數(shù)據(jù)輸出,存儲(chǔ)容量 8k8,8k=8210 =213,13 位地址,8 位數(shù)據(jù)輸出,（3-119）,3. 常用 EPROM,（3-120）,4. ROM 容量的擴(kuò)展,地 址 總 線,8位數(shù)據(jù)總線,16位數(shù)據(jù)總線,D(70),D(158),8 位 16 位,地址線合并（共用）,輸出使能端、片選端合并（共用）,數(shù)據(jù)輸出端分為高 8 位和低 8 位,方法,(1) 字長的擴(kuò)展（位擴(kuò)展）：,（3-121）,(2)

40、 字線的擴(kuò)展（地址碼的擴(kuò)展 字?jǐn)U展）,（3-122）,3.7 組合電路中的競爭冒險(xiǎn),3.7.1 競爭冒險(xiǎn)的概念及產(chǎn)生原因,1、什么叫做競爭： 前面分析設(shè)計(jì)組合電路時(shí)，都是在信號(hào)穩(wěn)態(tài)情況下討論的，實(shí)際電路工作時(shí)，信號(hào)變化需要時(shí)間，門電路對(duì)信號(hào)也產(chǎn)生一定的延時(shí)，而各個(gè)門的延時(shí)不盡相同，因此若干個(gè)彼此獨(dú)立的輸入信號(hào)就不可能恰好同時(shí)變化，即使同一信號(hào)經(jīng)過不同的通路到達(dá)某個(gè)門的輸入端也會(huì)有先有后，于是產(chǎn)生時(shí)差，這種現(xiàn)象稱為競爭。,2、什么叫做冒險(xiǎn)：由于競爭的存在，在輸出信號(hào)達(dá)到穩(wěn)定之前，可能出現(xiàn)短暫的錯(cuò)誤輸出，使電路的輸出信號(hào)在變化過程中出現(xiàn)非正常的干擾脈沖（又稱毛刺），有時(shí)會(huì)影響電路的正常工作。但不是

41、每一次競爭都會(huì)產(chǎn)生錯(cuò)誤輸出。我們把能產(chǎn)生錯(cuò)誤輸出的競爭稱為“臨界競爭”；把不能產(chǎn)生錯(cuò)誤輸出的競爭稱為“非臨界競爭”。當(dāng)組合邏輯電路中有臨界競爭時(shí)，輸入信號(hào)的變化會(huì)引起短暫的錯(cuò)誤輸出。我們把這種輸出端出現(xiàn)短暫錯(cuò)誤輸出的現(xiàn)象稱為“冒險(xiǎn)”，或“險(xiǎn)象”。,（3-123）,3、險(xiǎn)象產(chǎn)生的原因及分類：,可見，在組合邏輯電路中，當(dāng)一個(gè)門電路(如 G2)輸入兩個(gè)向相反方向變化的互補(bǔ)信號(hào)時(shí)，則在輸出端可能會(huì)產(chǎn)生尖峰干擾脈沖。,考慮門延時(shí),理想,考慮門延時(shí),理想,“0”型險(xiǎn)象,“1”型險(xiǎn)象,負(fù)脈沖,正脈沖,（3-124）,下圖中輸入信號(hào)A經(jīng)過兩條途徑到達(dá)G4門，被稱為具有競爭能力的輸入信號(hào)。而B和C只經(jīng)過一條途徑

42、到達(dá)G4門，所以它們是無競爭能力的輸入信號(hào)。,產(chǎn)生競爭冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。,（3-125）,4、險(xiǎn)象的判斷,判斷一個(gè)電路是否存在險(xiǎn)象現(xiàn)象有兩種方法：代數(shù)法和卡諾圖法。,、代數(shù)法 如果一個(gè)函數(shù)在輸入信號(hào)的某種組合下，輸出函數(shù)出現(xiàn)或 的形式，則該電路就可能出現(xiàn)險(xiǎn)象現(xiàn)象。,令BC1則F即該電路存在“0”型險(xiǎn)象。,例1：檢查如圖所示電路是否存在險(xiǎn)象。 解：,（3-126）,例2：檢查如圖所示電路是否存在險(xiǎn)象。,解：,令A(yù)B0則F 說明存在“1”型險(xiǎn)象。,例3：判斷邏輯表達(dá)式 是否存在險(xiǎn)象。,解：當(dāng)B=0、C=1時(shí)， ，出現(xiàn)“0”型險(xiǎn)象。 當(dāng)A=1、C=0時(shí)， ，出現(xiàn)“0”型險(xiǎn)象。 當(dāng)A=