1、1,可編程邏輯器件設(shè)計,北京信息科技大學(xué) 光電信息與通信工程學(xué)院,2,目 錄,緒論 （2學(xué)時） 第1章 數(shù)字系統(tǒng)設(shè)計與EDA技術(shù) （2學(xué)時） 第2章 PLD器件結(jié)構(gòu) （2學(xué)時） 第3章 硬件描述語言Verilog HDL （4學(xué)時） 第4章 EDA設(shè)計工具軟件 （4學(xué)時） 第5章 數(shù)字電路與數(shù)字系統(tǒng)的設(shè)計實現(xiàn) （2學(xué)時）,3,問題的提出 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法 現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法 什么是EDA技術(shù)？ 實例演示：電子秒表電路的設(shè)計 關(guān)于課程,緒 論,4,問題的提出,設(shè)計一個電子秒表電路，使之完成以下功能： 按0.01s的步長進行計時； 具有異步清零和啟動/停止計數(shù)功能； 并用數(shù)碼管顯示其秒高

2、位、秒低位，百分秒高位、百分秒低位。 為便于顯示，秒和百分秒信號均采用BCD碼計數(shù)方式。,5,問題的提出（續(xù)）,輸入信號： clk：系統(tǒng)時鐘信號，f=50MHz； clr：異步清零信號，負脈沖有效； startstop：啟/停信號，負脈沖有效。 輸出信號： dsec6.0：驅(qū)動數(shù)碼管，顯示秒高位； sec6.0：驅(qū)動數(shù)碼管，顯示秒低位； cn：分鐘的進位信號，接發(fā)光二極管，高有效； secd6.0、secm6.0 分別顯示百分秒高位和百分秒低位。,6,解決方案1傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法,1. 根據(jù)設(shè)計要求劃分功能模塊； 2. 確定輸入和輸出的關(guān)系，畫出真值表； 3. 由真值表寫出邏輯表達式； 4

3、. 利用公式或卡諾圖進行人工化簡； 5. 根據(jù)化簡后的邏輯表達式畫出電路原理圖； 6. 在面包板上進行實驗，驗證電路的正確性； 7. 若無錯誤，再在透明薄膜上用貼圖符號貼PCB圖； 8. 檢查后送制板廠制板； 9. 對PCB板進行安裝、調(diào)試，若有大的錯誤，修改設(shè)計，重復(fù)以上過程，重新制板。,搭積木的方式！ 基于電路板的設(shè)計方法采用固定功能的器件（通用型器件），通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能,7,傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法的缺點,效率低下所有這一切，幾乎都是手工完成！ 設(shè)計周期很長； 容易出錯； 芯片種類多，數(shù)量大，受市場的限制； 設(shè)計靈活性差； 產(chǎn)品體積大。,8,解決方案2現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法,首

4、先在計算機上安裝EDA軟件，它們能幫助設(shè)計者自動完成幾乎所有的設(shè)計過程；再選擇合適的PLD芯片，可以在一片芯片中實現(xiàn)整個數(shù)字系統(tǒng)。,基于芯片的設(shè)計方法采用PLD（可編程邏輯器件），利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。,EDA軟件,空白PLD,+,數(shù)字系統(tǒng),編程,9,現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法（續(xù)1）,1.根據(jù)設(shè)計要求劃分功能模塊 2. PLD開發(fā)（利用EDA工具） （1）設(shè)計輸入：采用硬件描述語言（HDL），用條件語句或賦值語句表示輸入和輸出的邏輯關(guān)系，將整個程序輸入到計算機中； （2）設(shè)計的編譯：EDA工具可自動進行邏輯綜合，將功能描述轉(zhuǎn)換為門級描述，或轉(zhuǎn)換成具體PLD的網(wǎng)表文件，將

5、網(wǎng)表文件自動適配到具體芯片中進行布局布線； （3）功能仿真和時序仿真； （4）編程下載到實際芯片中，在實驗臺上進行驗證； （5）在每一階段若有問題，可在計算機上直接修改設(shè)計，重復(fù)以上過程。,10,現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法（續(xù)2）,3. 設(shè)計包含PLD芯片的電路板 （1）在計算機上利用EDA軟件畫電路原理圖； （2） 進行電氣規(guī)則檢查無誤后，自動生成網(wǎng)表文件； （3） 利用EDA軟件畫PCB圖，自動布線； （4） 自動進行設(shè)計規(guī)則檢查，無誤后輸出文件，制板。,優(yōu)點： 效率高所有這一切，幾乎都是借助計算機利用EDA軟件自動完成！ 容易檢查錯誤，便于修改； 設(shè)計周期短、成功率很高 ； 產(chǎn)品體積小。,1

6、1,什么是EDA技術(shù)？,EDA（Electronic Design Automation，電子設(shè)計自動化） 是在計算機的輔助下完成電子產(chǎn)品設(shè)計的一種先進的硬件設(shè)計技術(shù)！ 是立足于計算機工作平臺開發(fā)出來的一整套先進的設(shè)計電子系統(tǒng)的軟件工具。,12,EDA技術(shù)的范疇,IC 版圖設(shè)計,PLD 設(shè)計,電路設(shè)計,PCB 設(shè)計,模擬電路,數(shù)字電路,混合電路,設(shè)計輸入,邏輯綜合,仿真,編程下載,本課程內(nèi)容！,13,本課程要學(xué)習(xí)的PLD設(shè)計EDA工具軟件,1. Quartus 美國Altera公司自行設(shè)計的第四代PLD開發(fā)軟件 目前版本：8.0 可以完成PLD的設(shè)計輸入、邏輯綜合、布局與布線、仿真、時序分析、

7、器件編程的全過程 同時還支持SOPC（可編程片上系統(tǒng)）設(shè)計開發(fā),2. ModelSim 美國Mentor Graphics公司的子公司Model Technology開發(fā)的仿真工具 目前版本：6.0 業(yè)界使用最廣泛的HDL語言仿真器之一 支持VHDL、Verilog HDL或混合HDL語言設(shè)計 仿真功能強大，仿真速度快！,14,實例演示 ：電子秒表電路的設(shè)計,假設(shè)系統(tǒng)時鐘為50MHz， PLD器件為EP1S10F780C6。 設(shè)計思路采用自頂向下的設(shè)計方法： 需要兩個分頻器，將50MHz分頻為10KHz，將10KHz分頻為100Hz； 需要一個BCD碼計數(shù)器，可分別對秒和百分秒位循環(huán)計數(shù)； 需

8、要一個譯碼器，將BCD計數(shù)器的輸出譯碼為7段顯示器的7段輸入。,15,系統(tǒng)功能框圖,16,采用Quatus 的PLD設(shè)計方法,1. 首先在資源管理器下創(chuàng)建一個工作目錄。 2. 在Quatus 中創(chuàng)建一個工程。 3. 子模塊設(shè)計：每個模塊可以用HDL語言描述，對每個模塊進行編譯、仿真，通過后然后生成模塊符號。 4.頂層設(shè)計：創(chuàng)建一個頂層圖形文件，將各模塊符號放到圖中，添加輸入、輸出引腳，連線；編譯，仿真。 5. 給輸入、輸出引腳分配引腳號碼，編程下載。,工作目錄和工程名不能有空格和漢字！,17,演 示,第1步：在資源管理器下創(chuàng)建一個工作目錄second。 第2步：啟動Quatus II，執(zhí)行菜單

9、命令“ File New Project Wizard”，創(chuàng)建一個工程，工程名為second。 若要打開一個已有的工程，則執(zhí)行“ File Open Project ”命令。 第3步：設(shè)計子模塊 （1）執(zhí)行菜單命令“ File New”，新建一個文本文件clkdiv100 .v，采用Verilog HDL語言描述； （2）存盤； （3）指定該子模塊為頂層實體，執(zhí)行 “Processing Start Compilation”命令，對其進行全編譯。,18,module clkdiv100 (clr,clkin,clkout,count); input clr,clkin; / 輸入端口聲明 ou

10、tput clkout,count; / 輸出端口聲明 reg6:0 count; reg clkout; always (posedge clkin or negedge clr) begin if (!clr) count=0; / 異步清零！低有效,子模塊設(shè)計100分頻器,模塊1 10KHz到100Hz的分頻電路（采用Verilog HDL語言描述）,(1) 端口定義,模塊名(同文件名),(3) 功能描述,19,子模塊設(shè)計100分頻器（續(xù)）,else if (count6:0=99) begin clkout=1; / clkout只在計數(shù)值為99時為1 count6:0=0; end

11、else begin clkout=0; / clkout在其他時候都為0 count6:0=count6:0+1; end end endmodule,續(xù)前頁,20,子模塊設(shè)計BCD計數(shù)器,模塊2 BCD計數(shù)器,module bcdcnt(dsec,sec,secd,secm,cn,clkin,clr); input clkin,clr; /Tclkin = 0.01s output3:0 dsec,sec,secd,secm; output cn; /秒高位向分鐘的進位 reg3:0 dsec,sec,secd,secm; reg cn; always (posedge clkin or

12、negedge clr) begin if (!clr) /（1）異步清零！ begin cn=0; /進位信號也必須清零！ dsec3:0=0; sec3:0=0; secd3:0=0; secm3:0=0; end,21,子模塊設(shè)計BCD計數(shù)器（續(xù)1）,續(xù)前頁,else /（2）計數(shù)，采用4個if語句的嵌套 begin if(secm3:0=9) /百分秒低位是否為9？ begin secm3:0=0; if(secd3:0=9) /百分秒高位是否為9？ begin secd3:0=0; if(sec3:0=9) /秒低位是否為9？ begin sec3:0=0; if(dsec3:0=5

13、) /秒高位是否為5？ dsec3:0=0; else dsec3:0=dsec3:0+1; end else sec3:0=sec3:0+1; end else secd3:0=secd3:0+1; end else secm3:0=secm3:0+1;,22,子模塊設(shè)計BCD計數(shù)器（續(xù)2）,續(xù)前頁,/（3）產(chǎn)生向分鐘的進位信號 if (dsec3:0=5) end end endmodule,23,仿真子模塊,第3步： 設(shè)計子模塊 （4）進行仿真 新建一個仿真波形文件.vwf，編輯輸入波形； 執(zhí)行“Tools Simulation Tool”命令，打開仿真器工具窗口； 單擊Start按鈕，

14、開始仿真。,bcdcnt.vwf,24,創(chuàng)建模塊符號,（5）創(chuàng)建模塊符號 仿真通過后，執(zhí)行“File Create/Update Create Symbol Files for Current File”菜單命令，創(chuàng)建模塊符號（文件后綴為.bsf）。,25,子模塊設(shè)計7段碼譯碼器,模塊3 7段LED顯示器(共陽極）譯碼器。,module p7seg(out,data); input 3:0data ; /7段顯示器輸入 output 6:0 out; /7段顯示器字段輸出 out6:0相當(dāng)于a,b,c,d,e,f,g reg 6:0 out; always (data ) case (data

15、) 4d0: out = 7b0000001 ; 4d1: out = 7b1001111 ; 4d2: out = 7b0010010 ; 4d3: out = 7b0000110 ; 4d4: out = 7b1001100 ; 4d5: out = 7b0100100 ;,case語句適于對同一個控制信號取不同的值時，輸出取不同的值！,26,子模塊設(shè)計7段碼譯碼器（續(xù)）,4d6: out = 7b0100000 ; 4d7: out = 7b0001111 ; 4d8: out = 7b0000000 ; 4d9: out = 7b0000100 ; default:out = 7b11

16、11111; /當(dāng)data為4hA4hF時，七段顯示器不亮 endcase endmodule,續(xù)前頁,p7seg.vwf,27,設(shè)計頂層圖形文件,第4步：設(shè)計頂層圖形文件 （1）創(chuàng)建一個頂層圖形文件second.bdf ，將各模塊符號放到圖中，添加輸入、輸出引腳，連線；,second.bdf,28,編譯和時序仿真,（2）將該圖形文件設(shè)置為頂層實體； （3）進行編譯器選項設(shè)置； （4）全編譯； （5）對頂層圖形文件仿真（如果必要的話）。,29,引腳鎖定,第5步：對下載用頂層文件（如second_download.bdf）指定目標器件，給輸入、輸出引腳分配引腳號碼，編程下載 （1）在Assign

17、ment Editor 中進行引腳鎖定 執(zhí)行“ Assignnments Assignment Editor”菜單命令,Assignment Editor,30,引腳鎖定（續(xù)）,second_download.bdf,31,編程下載,（2）將該圖形文件設(shè)置為頂層實體，編譯，則生成編程目標文件second.sof文件（編程目標文件自動與其工程同名）； （3）編程下載； 執(zhí)行“Tools Programmer”命令，在編程器窗口中 選中“Program/Configure”復(fù)選框；單擊Start按鈕，開始編程下載。若完成編程，則在Message窗口中顯示“Configuration succeed

18、ed”。 （4）在線校驗。 利用實驗板上的按鈕，模擬啟動計數(shù)、暫停計數(shù)和繼續(xù)計數(shù)，以及異步清零功能 ，然后觀察數(shù)碼管和LED的顯示，看是否與預(yù)定的功能相符。,PLD器件和EDA技術(shù)的出現(xiàn)改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計思想，使硬件設(shè)計變得簡單、高效！,32,關(guān) 于 課 程,本課程主要學(xué)習(xí)基于可編程邏輯器件（Programmable Logic Device，PLD）的EDA技術(shù)。 本課程包括理論教學(xué)和實驗教學(xué)兩大部分。 理論教學(xué)共包括5章，以應(yīng)用為主，按照“技術(shù)器件設(shè)計語言設(shè)計軟件實例”的順序介紹當(dāng)前PLD設(shè)計的主導(dǎo)思想及設(shè)計方法。 學(xué)時：理論課16學(xué)時 + 實驗課16學(xué)時 先修課程：數(shù)字電子技術(shù)，計

19、算機接口與通信技術(shù),課程簡介,33,1.FPGA設(shè)計基礎(chǔ) 王傳新編，高等教育出版社，2007 2.EDA實驗指導(dǎo)書，自編,教材,（1）數(shù)字系統(tǒng)設(shè)計與Verilog HDL 王金明、楊吉斌編著，電子工業(yè)出版社，2002 （2） SOPC技術(shù)實用教程 潘松等編著，清華大學(xué)出版社，2005 （3） 從算法設(shè)計到硬線邏輯的實現(xiàn)復(fù)雜數(shù)字邏輯系統(tǒng)的Verilog HDL設(shè)計技術(shù)和方法 夏宇聞編著，高等教育出版社，2001 （4）從算法設(shè)計到硬線邏輯的實現(xiàn)實驗練習(xí)與Verilog 語法手冊 夏宇聞編著，高等教育出版社，2001,主要參考書,關(guān) 于 課 程（續(xù)）,34,1.1 數(shù)字系統(tǒng)的設(shè)計 1.2 EDA技

20、術(shù)與PLD 1.3 IP核復(fù)用技術(shù)與SOC 1.4 數(shù)字系統(tǒng)的實現(xiàn)方式 1.5 數(shù)字系統(tǒng)的設(shè)計描述方法,第1章 數(shù)字系統(tǒng)設(shè)計與EDA技術(shù),35,1.1 數(shù)字系統(tǒng)的設(shè)計,一、數(shù)字系統(tǒng)的概念 二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法 三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法,內(nèi)容概要,36,1.1 數(shù)字系統(tǒng)的設(shè)計,一、數(shù)字系統(tǒng)的概念,電子系統(tǒng),1. 數(shù)字系統(tǒng),定義,凡是可完成一個特定功能的完整的電子裝置。,特點,由一組電子元件或基本電子單元電路相互連接、相互作用而形成的電路整體，能按特定的控制信號，去執(zhí)行所設(shè)想的功能。,分類,模擬電子系統(tǒng) 數(shù)字（電子）系統(tǒng) 模擬-數(shù)字混合電子系統(tǒng),37,1.1 數(shù)字系統(tǒng)的設(shè)計,模擬電子系統(tǒng),

21、定義,由若干模擬集成電路、單元電路和分立元器件組成，對模擬信號進行檢測、處理、變換和產(chǎn)生的電子系統(tǒng)。,數(shù)字（電子）系統(tǒng),特點,由若干數(shù)字電路和邏輯部件組成，處理及傳送數(shù)字信號。,定義,凡是利用數(shù)字技術(shù)對數(shù)字信息進行處理、傳輸?shù)碾娮酉到y(tǒng)。,優(yōu)點,工作穩(wěn)定可靠，抗干擾能力強； 精確度高； 便于大規(guī)模集成，易于實現(xiàn)小型化； 便于模塊化； 便于加密、解密。,38,1.1 數(shù)字系統(tǒng)的設(shè)計,模擬-數(shù)字混合電子系統(tǒng),定義,由模擬電子電路和數(shù)字電子電路組成的電子系統(tǒng)。,應(yīng)用,主要用于過程控制和各種儀器儀表中，完成對如溫度、壓力、流量、速度等物理量的測量、控制和顯示等。,溫度,電壓,大信號,數(shù)字信號,控制信號,

22、模擬信號,圖1-1 水溫自動控制系統(tǒng),39,1.1 數(shù)字系統(tǒng)的設(shè)計,數(shù)字電路：對數(shù)字信號進行算術(shù)運算和邏輯運算的電路。 數(shù)字集成電路：在一塊半導(dǎo)體基片上，把眾多的數(shù)字電路基本單元制作在一起形成的數(shù)字電路 。 數(shù)字集成電路按集成度分 每塊包含基本元件數(shù) 小規(guī)模集成電路SSIC， 10 100個； 中規(guī)模集成電路MSIC， 100 1000個； 大規(guī)模集成電路LSIC， 1000 10000個； 超大規(guī)模集成電路VLSIC， 10000個以上。,2. 數(shù)字集成電路,40,1.1 數(shù)字系統(tǒng)的設(shè)計,按邏輯功能的特點分： （1）通用型：具有很強的通用性，邏輯功能較簡單，且固定不變。 （2）專用型：即專用

23、集成電路ASIC（Application Specific Integrated Circuit），為某種專門用途而設(shè)計的集成電路。 數(shù)字系統(tǒng)的發(fā)展得益于數(shù)字器件和集成技術(shù)的發(fā)展。,摩爾定律（Moores law）：每18個月，芯片集成度提高1倍，功耗下降一半。,41,1.1 數(shù)字系統(tǒng)的設(shè)計,SSICMSIC LSIC VLSIC SOC（System On Chip片上系統(tǒng)）SOPC（System On a Programmable Chip，可編程片上系統(tǒng)）,3. 數(shù)字器件的發(fā)展,4. 集成（IC，Integrated Circuits）技術(shù)的發(fā)展,芯片的工藝線寬越來越小 從1997年的0

24、.35m，發(fā)展到現(xiàn)在的90nm。 設(shè)計周期越來越短 1997年時需要1218月，現(xiàn)在可能只需要半年甚至更短！ 集成度越來越高 從1997年的20萬50萬門，發(fā)展到現(xiàn)在的幾千萬門。,42,1.1 數(shù)字系統(tǒng)的設(shè)計,最具有代表性的IC芯片： 微控制芯片（MCU，Micro Control Unit） 可編程邏輯器件（PLD，Programmable Logic Device） 數(shù)字信號處理器（DSP，Digital Signal Processor） 大規(guī)模存儲芯片（RAM/ROM，Random Access Memory/Read Only Memory） 光電集成芯片（OEIC，Optical

25、Electronic IC）,以上這些器件構(gòu)成了現(xiàn)代數(shù)字系統(tǒng)的基石。,43,1.1 數(shù)字系統(tǒng)的設(shè)計,二、傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法,基于電路板采用固定功能器件（通用型器件），通過設(shè)計電路板來實現(xiàn)系統(tǒng)功能 寫出真值表或狀態(tài)表推出邏輯表達式化簡邏輯電路圖用小規(guī)模邏輯器件來實現(xiàn),特點,采用自下而上（Bottom Up）的設(shè)計方法 采用通用型邏輯器件 搭積木式的方式 在系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試 主要設(shè)計文件是電路原理圖,44,1.1 數(shù)字系統(tǒng)的設(shè)計,三、現(xiàn)代的數(shù)字系統(tǒng)設(shè)計方法 基于芯片采用PLD，利用EDA開發(fā)工具，通過芯片設(shè)計來實現(xiàn)系統(tǒng)功能。,計算機,+,EDA軟件,空白PLD,+,數(shù)字系統(tǒng),通

26、常采用自上而下（Top Down）的設(shè)計方法 采用可編程邏輯器件 在系統(tǒng)硬件設(shè)計的早期進行仿真 主要設(shè)計文件是用硬件描述語言編寫的源程序 降低了硬件電路設(shè)計難度,特點,自行定義器件內(nèi)部的邏輯和引腳,寫出真值表或狀態(tài)表 EDA開發(fā)工具自動進行邏輯綜合 模擬仿真編程下載到PLD中,45,1.1 數(shù)字系統(tǒng)的設(shè)計,表1-1 數(shù)字系統(tǒng)的兩種設(shè)計方法比較,46,1.1 數(shù)字系統(tǒng)的設(shè)計,1.自上而下的設(shè)計（Top Down）,占據(jù)主導(dǎo)地位,輔助的設(shè)計手段,功能模塊劃分,子模塊設(shè)計,若仿真未通過，則需修改設(shè)計！,2.自下而上的設(shè)計（Bottom Up） 設(shè)計基本單元構(gòu)成子模塊子系統(tǒng)系統(tǒng),47,1.2 EDA技

27、術(shù)與PLD,一、EDA技術(shù) 二、什么是PLD？ 三、PLD的發(fā)展演變 四、EDA技術(shù)與PLD的關(guān)系,內(nèi)容概要,48,1.2 EDA技術(shù)與PLD,一、EDA技術(shù) 1什么是EDA技術(shù)？ EDA：Electronic Design Automation（電子設(shè)計自動化） 是在電子產(chǎn)品的設(shè)計開發(fā)工作中使用計算機和計算機網(wǎng)絡(luò)作為輔助工具以提高工作效率的技術(shù)。,特點,是立足于計算機工作平臺開發(fā)出來的一整套先進的設(shè)計電子系統(tǒng)的軟件工具。 是在計算機的輔助下完成電子產(chǎn)品設(shè)計方案的輸入、處理、仿真和下載的一種硬件設(shè)計技術(shù)。 是微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系統(tǒng)設(shè)計的重要方法。,49,1.2 EDA技術(shù)與

28、PLD,2EDA技術(shù)的歷史 以計算機科學(xué)、微電子技術(shù)的發(fā)展為基礎(chǔ) 匯集了計算機圖形學(xué)、拓撲學(xué)和計算數(shù)學(xué)等學(xué)科的最新成果,3個發(fā)展階段,（1）CAD（Computer-Aided Design）階段（19641978） “上帝時代” 最早的EDA技術(shù)：電路模擬、邏輯模擬、MOS同步和模擬、PCB布局、線路布線和標準電池等技術(shù) 只能進行PCB板布局布線和簡單版圖繪制,50,1.2 EDA技術(shù)與PLD,（2）CAE（Computer-Aided Engineering）階段（19781997） “英雄時代” 電子CAD工具逐步完善，單點工具集成化 并從技術(shù)上向CAE過渡：誕生了先進的布局和布線、邏輯

29、綜合、HDL語言、模擬加速器和仿真器以及高級綜合等技術(shù) （3）EDA階段（1993現(xiàn)在） “人性時代” 微電子工藝飛速發(fā)展，工藝水平已達到深亞微米級；晶體管集成度提高到百萬門甚至千萬門級；因特網(wǎng)開始進入廣泛應(yīng)用階段，工程師們開始設(shè)計系統(tǒng)級芯片(systems-on-chip) EDA技術(shù)發(fā)展到物理校驗、布局、邏輯綜合、模擬設(shè)計以及軟件/硬件協(xié)同設(shè)計。 EDA技術(shù)已成為電子設(shè)計的重要工具,EDA技術(shù)受制造技術(shù)驅(qū)動而發(fā)展 隨微電子技術(shù)、計算機技術(shù)而發(fā)展,51,1.2 EDA技術(shù)與PLD,3現(xiàn)代EDA技術(shù)的特點 特征：采用高級語言描述，具有系統(tǒng)級仿真和綜合能力 （1）采用硬件描述語言HDL（Hard

30、ware Description Language） 與原理圖設(shè)計方法相比： 更適于描述大規(guī)模的系統(tǒng) 在抽象的層次上描述系統(tǒng)的結(jié)構(gòu)與功能 采用HDL的優(yōu)點： 語言的公開可利用性 設(shè)計與工藝的無關(guān)性 寬范圍的描述能力系統(tǒng)級、算法級、RTL級、門級、開關(guān)級 便于組織大規(guī)模系統(tǒng)的設(shè)計 便于設(shè)計的復(fù)用、交流、保存與修改,52,1.2 EDA技術(shù)與PLD,（2）高層綜合和優(yōu)化 支持系統(tǒng)級的綜合與優(yōu)化。 綜合：通過EDA工具把用HDL語言描述的模塊自動轉(zhuǎn)換為用門級電路網(wǎng)表表示的模塊，即將電路映射到器件的專用基本結(jié)構(gòu)。 優(yōu)化：采用優(yōu)化算法，將設(shè)計簡化，去除冗余項，提高系統(tǒng)運行速度。 （3）并行工程 定義：一

31、種系統(tǒng)化的、集成化的、并行的產(chǎn)品及相關(guān)過程（指制造和維護）的開發(fā)模式。 現(xiàn)代EDA工具建立了并行工程框架結(jié)構(gòu)的開發(fā)環(huán)境，支持多人同時并行進行設(shè)計。,一種軟件平臺結(jié)構(gòu),（4）開放性和標準化 開放性： EDA工具只要具有符合標準的開放式框架結(jié)構(gòu)，就可以接納其他廠商的EDA工具一起進行設(shè)計資源共享 標準化：隨著設(shè)計數(shù)據(jù)格式標準化EDA框架標準化，即在同一個工作站上集成各具特色的多種EDA工具，它們能夠協(xié)同工作。,53,1.2 EDA技術(shù)與PLD,4EDA技術(shù)的范疇和應(yīng)用 可分為系統(tǒng)級、門級和物理實現(xiàn)級三個層次的輔助設(shè)計過程 涵蓋了從系統(tǒng)級設(shè)計到版圖設(shè)計的全過程，涉及電子電路設(shè)計的各個領(lǐng)域： IC版圖

32、設(shè)計 PLD開發(fā) 電路（原理）設(shè)計 模擬電路 數(shù)字電路 混合電路 高速電路 PCB板設(shè)計,本課程內(nèi)容,54,1.2 EDA技術(shù)與PLD,5EDA技術(shù)發(fā)展的現(xiàn)狀 EDA技術(shù)在進入21世紀后，得到了更大的發(fā)展，突出表現(xiàn)在以下幾個方面： 使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能； 在設(shè)計和仿真兩方面支持標準硬件描述語言的功能強大的EDA軟件不斷推出。 電子技術(shù)全方位納入EDA領(lǐng)域； EDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容； 更大規(guī)模的FPGA和CPLD器件不斷推出； 基于EDA工具的ASIC設(shè)計標準單元已涵蓋大規(guī)模電子系統(tǒng)及IP核模塊； 軟硬件IP核在電子行業(yè)的產(chǎn)業(yè)

33、領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計應(yīng)用領(lǐng)域得到進一步確認； SoC高效低成本設(shè)計技術(shù)的成熟。,55,1.2 EDA技術(shù)與PLD,6EDA技術(shù)的發(fā)展方向 （1）將沿著智能化、高性能、高層次綜合方向發(fā)展 （2）支持軟硬件協(xié)同設(shè)計 芯片和芯片工作所需的應(yīng)用軟件同時設(shè)計，同時完成。 采用協(xié)同設(shè)計，可以及早發(fā)現(xiàn)問題，保證一次設(shè)計成功，縮短開發(fā)周期，這在設(shè)計大系統(tǒng)時尤為重要。 （3）采用描述系統(tǒng)的新的設(shè)計語言 這種語言統(tǒng)一對硬件和軟件進行描述和定義，從開始設(shè)計功能參數(shù)的提出直至最終的驗證。 能夠使設(shè)計過程一體化；設(shè)計效率更高；而且必須從現(xiàn)存的方法學(xué)中深化出來。 （4） 推出更好的仿真和驗證工具 隨著單一芯片上邏輯門數(shù)量

34、超過百萬門，對設(shè)計的驗證工作將變得比設(shè)計任務(wù)本身還要艱難。,56,1.2 EDA技術(shù)與PLD,二、什么是PLD？ 1什么是PLD？ PLD：Programmable Logic Device，可編程邏輯器件,定義,是用戶可自行定義其邏輯功能的一種專用集成電路（ASIC）。,作為一種通用型器件生產(chǎn)，但其邏輯功能由用戶通過器件編程自行設(shè)定。 PLD是一種數(shù)字集成電路的半成品，在它的芯片上按照一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，使用者可以利用某種開發(fā)工具對它進行加工，等于把片內(nèi)的元件連接起來，使它完成某個邏輯電路或系統(tǒng)功能，成為一個可以在實際電子系統(tǒng)中使用的專用集成電路。,PLD集中

35、了通用型器件和ASIC的優(yōu)點！,57,1.2 EDA技術(shù)與PLD,2PLD的特點 （1）編程方便：利用開發(fā)工具，用戶可反復(fù)編程、擦除，修改設(shè)計方便 （2）集成度高：單片邏輯門數(shù)已達數(shù)十萬門甚至上百萬門 （3）速度快 （4）價格低 （5）開發(fā)周期短：EDA開發(fā)工具齊全，設(shè)計人員在很短時間內(nèi)可完成電路設(shè)計的輸入、編譯、仿真和編程，大大縮短了開發(fā)周期。,58,1.2 EDA技術(shù)與PLD,三、PLD的發(fā)展演變 發(fā)展于20世紀70年代初。 主要有FPLA、PAL、GAL、CPLD和FPGA等。,表1-2 PLD的發(fā)展演變,59,1.2 EDA技術(shù)與PLD,工藝線寬：由于生產(chǎn)工藝的發(fā)展，PLD集成電路的工

36、藝線寬可達到0.35m（1997年），0.15 m（2001年）， 0.13 m（2002、2003年）， 0.1 m（2004年）； 90nm（2005年）；目前半導(dǎo)體公司正重點研發(fā)60nm工藝。 集成度：在一塊硅片上可集成上千萬個以上邏輯門。 速度：器件的速度指標，F(xiàn)PGA的門延時3ns，CPLD的系統(tǒng)速度180MHz。 工藝手段：CMOS工藝在速度上超過雙極型工藝，成為PLD的主要工藝手段。,60,1.2 EDA技術(shù)與PLD,四、EDA技術(shù)與PLD的關(guān)系 PLD的應(yīng)用開發(fā)過程中貫穿著EDA技術(shù)的應(yīng)用,原始設(shè)計輸入,EDA開發(fā)軟件,器件配置信息,PLD,硬件設(shè)備,PLD在編程靈活性、容量與

37、速度等方面達到了相當(dāng)高的水平，可在一個器件中實現(xiàn)具有相當(dāng)規(guī)模的、完整、高速的數(shù)字系統(tǒng)。 EDA開發(fā)工具也十分成熟高效，可使用HDL語言、電路圖、波形圖等多種方法進行設(shè)計輸入，并進行綜合、仿真與編程。,PLD廣泛應(yīng)用于產(chǎn)品開發(fā)、原型設(shè)計、小批量生產(chǎn)中。 隨著PLD成本和功耗不斷降低、性能大幅度提高，PLD開始取代高端 ASIC、DSP和微處理器。,61,1.3 IP核復(fù)用技術(shù)與SOC,一、IP核復(fù)用技術(shù) 二、片上系統(tǒng)SOC 三、可編程片上系統(tǒng)SOPC,內(nèi)容概要,62,1.3 IP核復(fù)用技術(shù)與SOC,一、IP核復(fù)用技術(shù) 1IP與IP核,IP （Intellectual Property）,原意為知

38、識產(chǎn)權(quán)、著作權(quán)，在IC設(shè)計領(lǐng)域指實現(xiàn)某種功能的設(shè)計。,完成某種功能的虛擬電路模塊。又稱為虛擬部件（VC，Virtual Component）。 它是以HDL語言描述的構(gòu)成VLSI中各種功能單元的軟件群。,IP核（IP模塊）,IP核分為：軟核、硬核及固核,63,1.3 IP核復(fù)用技術(shù)與SOC,（1）軟核（Soft Core） 定義：功能經(jīng)過驗證的、可綜合的、實現(xiàn)后電路結(jié)構(gòu)總門數(shù)在5000門以上的HDL模型。 指在寄存器級或門級對電路功能用HDL進行描述的設(shè)計模塊； 用戶可修改，具有最大的靈活性； 主要用于接口、算法、編碼、譯碼和加密模塊的設(shè)計。 （2）硬核（Hard Core） 指以版圖形式描述

39、的設(shè)計模塊。 基于一定的設(shè)計工藝，針對某一具體芯片，用戶不能改動。 常用硬核有存儲器、模擬器件及接口。 （3）固核（Firm Core） 介于硬核和軟核之間； 用戶可重新定義關(guān)鍵的性能參數(shù)，內(nèi)部連線可重新優(yōu)化。,64,1.3 IP核復(fù)用技術(shù)與SOC,典型的IP核 微處理器核（MPU core） 數(shù)字信號處理器核（DSP core） 存儲器核（Memory core） 特定功能核（如MPEG） 標準接口核（Ethernet、USB、PCI及IEEE1394核),圖1-11 由IP核構(gòu)成片上系統(tǒng)SOC,65,1.3 IP核復(fù)用技術(shù)與SOC,2IP核復(fù)用（IP Reuse） 越來越多的公司投入IP核

40、的開發(fā)，IP核已作為一種商品廣泛銷售和使用。 運用IP核技術(shù)可以縮短硬件開發(fā)時間，避免重復(fù)勞動，保證大規(guī)模器件的性能，提高其可靠性。 電子系統(tǒng)的設(shè)計：自行設(shè)計IP或購買第三方的IP在功能上進行整合迅速形成產(chǎn)品,66,1.3 IP核復(fù)用技術(shù)與SOC,3. 虛擬插座接口VSI（Virtual Socket Interface）標準 為便于IP的開發(fā)和復(fù)用，需要制定一個統(tǒng)一的標準。 一些IC廠家、EDA公司、IP公司聯(lián)合成立了虛擬插座接口協(xié)會（ Virtual Socket Interface Association） ，制定了關(guān)于IP產(chǎn)品的標準與規(guī)范 VSI標準。 4. IP產(chǎn)品 （1）虛擬器件：

41、只提供門級和寄存器傳輸級的HDL源代碼，可綜合，與器件結(jié)構(gòu)有關(guān) （2）虛擬接口模型：提供系統(tǒng)級代碼，與器件結(jié)構(gòu)無關(guān),對應(yīng)具體的PLD器件,通用模型,67,1.3 IP核復(fù)用技術(shù)與SOC,IP產(chǎn)品 微處理器（如8031、80C51） 數(shù)字信號處理器（DSP） RAM和ROM 通用串行接口（如8251） 并行輸入輸出接口（PIO） 直接存儲器存?。―MA） PCI總線控制器 中斷控制器（如8259）,68,1.3 IP核復(fù)用技術(shù)與SOC,二、片上系統(tǒng)（SOC， System on a Chip） 1定義 把一個完整的系統(tǒng)集成在一個芯片上，或用一個芯片實現(xiàn)一個功能完整的系統(tǒng)。 包括CPU、I/O接口

42、、存儲器，以及一些重要的模擬集成電路。 2.實現(xiàn)方式 （1）采用全定制方式 將設(shè)計的網(wǎng)表文件提交給半導(dǎo)體廠家流片 缺點：風(fēng)險高，費用大，周期長 （2）采用PLD CPLD和FPGA集成度越來越高，速度越來越快 用戶通過編程完成設(shè)計 優(yōu)點：風(fēng)險小，費用低，周期短,69,1.3 IP核復(fù)用技術(shù)與SOC,微電子制造工藝的進步為SOC提供硬件基礎(chǔ) EDA軟件技術(shù)的提高 為SOC提供開發(fā)平臺,版圖級(物理版圖),設(shè)計復(fù)雜程度,設(shè)計效率,圖1-12 EDA工具向高層化發(fā)展,70,1.3 IP核復(fù)用技術(shù)與SOC,三、可編程片上系統(tǒng)SOPC(System on Programmable Chip) 1定義 S

43、OPC即是將計算機核心的CPU和操作系統(tǒng)結(jié)合在一片單片的PLD芯片中，允許設(shè)計人員直接開發(fā)具有自主產(chǎn)權(quán)的計算機系統(tǒng)。 2. 基本特征 至少包含一個嵌入式處理器內(nèi)核； 具有小容量片內(nèi)高速RAM資源； 豐富的IP 核資源可供選擇； 足夠的片上可編程邏輯資源； 處理器調(diào)試接口和FPGA編程接口； 可能包含部分可編程模擬電路； 單芯片、低功耗、微封裝。,71,1.3 IP核復(fù)用技術(shù)與SOC,3. SOPC設(shè)計方案 目前國際上大多數(shù)SOPC設(shè)計開發(fā)都利用了EDA工具、硬件描述語言（HDL）和IP核。 首先把片內(nèi)通用的硬件功能集成為一個硬宏格式，即IP軟核，以獲得最大的性能和最小的面積，可以加快整個設(shè)計流

44、程，縮短開發(fā)周期； 其次確定把這些IP模塊和片內(nèi)的其它功能連接在一起的體系和總線結(jié)構(gòu)，以實現(xiàn)最大的系統(tǒng)級性能和效率； 還需要幾類設(shè)計工具： 常規(guī)的硬件設(shè)計工具 嵌入式軟件設(shè)計工具 新的系統(tǒng)級設(shè)計工具 建模支持和調(diào)試工具,72,1.3 IP核復(fù)用技術(shù)與SOC,4. 支持SOPC設(shè)計的器件 Altera公司 APEX 20K、 APEX II系列（較早期產(chǎn)品）； Cyclone、 Cyclone 系列（支持Nios II 嵌入式處理器）； Stratix、 Stratix 系列（支持Nios II 嵌入式處理器） ； Xilinx公司 Virtex-Pro 是Xilinx公司第一款集PowerPC

45、和高速收發(fā)模塊的FPGA Virtex-4 Xilinx公司最新一代高端FPGA產(chǎn)品，包含三個子系列：LX、SX、FX，將逐步取代VirtexII，VirtexII-Pro,73,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,一、全定制方式 二、門陣列（Gate Array）法 三、標準單元方式 四、PLD實現(xiàn)方式,內(nèi)容概要,74,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,數(shù)字系統(tǒng)的核心是器件，數(shù)字系統(tǒng)的實現(xiàn)方式即指采用何種器件來實現(xiàn)數(shù)字系統(tǒng) 在進行數(shù)字系統(tǒng)設(shè)計時需綜合考慮：性能、周期、成本 數(shù)字器件的設(shè)計按其實現(xiàn)方式分為： （1）全定制（Full-custom）設(shè)計：基于版圖級的設(shè)計方法 （2）半定制（Semi-custo

46、m）設(shè)計：約束性設(shè)計方法，在廠家預(yù)先設(shè)計的基本單元基礎(chǔ)上的二次設(shè)計,性能要求很高、批量很大,設(shè)計周期短、批量小,75,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,圖1-13 數(shù)字器件的設(shè)計方式,Application Specific IC,76,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,一、全定制方式 在最底層，即物理版圖級實現(xiàn)設(shè)計的方法 使用版圖編輯工具，從晶體管的版圖尺寸、位置及連線開始設(shè)計 優(yōu)點：芯片面積利用率高、速度快、功耗低 缺點：設(shè)計周期長、成本高 適用場合：性能要求很高或批量很大的芯片,由IC廠定制,77,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,二、門陣列（Gate Array）法,由IC廠定制,又稱“母片”（Mast

47、er Slice）法 母片：IC廠按照一定規(guī)格事先生產(chǎn)的半成品芯片。 硅片出廠時已有預(yù)先制造好的大量規(guī)則排列的晶體管，芯片四周已預(yù)制好I/O焊盤，芯片中只留下一層或兩層金屬鋁連線的掩膜，需根據(jù)用戶電路的不同而定制。 設(shè)計人員只需完成電路一級的設(shè)計，將電路的連結(jié)網(wǎng)表文件以EDIF（Electronic Data Interchange Format）格式交由IC廠定制即可 優(yōu)點：設(shè)計過程簡便，生產(chǎn)周期短、成本低 缺點：門利用率不高、芯片面積大、性能不高 適用場合：設(shè)計周期短、成本低、批量小、性能要求不高的芯片,78,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,三、標準單元方式 又稱庫單元法 標準單元是由IC廠家

48、預(yù)先設(shè)計好的一批具有一定功能的單元，以庫的形式放在CAD工具中，其結(jié)構(gòu)符合一定的電氣和物理標準 設(shè)計人員選擇標準單元構(gòu)成電路，調(diào)用標準單元的版圖，利用自動布局布線軟件可完成版圖一級的最終設(shè)計 優(yōu)點：可設(shè)計出性能較高、面積較小的芯片 缺點：與門陣列法比，周期長、成本高 適用場合：性能要求較高、批量較大的芯片,由IC廠定制,79,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,四、PLD實現(xiàn)方式,PLD已完成全部工藝制造，可直接從市場上購得 設(shè)計可在實驗室由用戶編程完成，功能、引腳都可由用戶自行定義 優(yōu)點：便于修改，設(shè)計周期短、成本低 缺點：與全定制方式相比，芯片速度較低，功耗、面積不是最小 適用場合：電子系統(tǒng)開發(fā)階段的硬件驗證，原型設(shè)計、小批量生產(chǎn),80,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,表1-5 數(shù)字系統(tǒng)的實現(xiàn)方式優(yōu)缺點比較,81,1.4 數(shù)字系統(tǒng)的實現(xiàn)方式,表1-6 數(shù)字系統(tǒng)的實現(xiàn)方式綜合比較,注： ：最高（最大）， ：高（大）， ：中等， ：低（小）， ：最低（最?。?半定制,82,1.5 數(shù)字系統(tǒng)的設(shè)計描述方法,一、圖形設(shè)計方式 二、基于HDL的設(shè)計,內(nèi)容概要,83,1.5 數(shù)字系統(tǒng)的設(shè)計描述方法,一、圖形設(shè)計方式 常用于設(shè)計規(guī)模較小的電路和系統(tǒng) 適合描述電氣連接關(guān)系和接口關(guān)系 EDA工具必須提供元件庫或宏單元庫 優(yōu)