1、第九章設計流程和設計工具,9.1設計要求 9.2層次化設計方法 9.3設計流程 9.4版圖設計規(guī)則 9.5設計系統(tǒng)簡介 9.6常用的設計工具,9.1設計要求,一個好的、有效的集成電路設計成果是一種創(chuàng)新性勞動的結晶，它應該滿足一下幾個方面的要求： (1)功能正確，并在第一次投片流水后就能達到設計要求； (2)電學性能經過優(yōu)化，特別是在速度和功耗方面達到原訂指標； (3)芯片而積盡可能小，以降低制造成本； (4)設計的可靠性，在工藝制造允許的容差范圍內仍能正確工作； (5)在制造過程中和完成后能全而和快速地進行測試。,9.1設計要求,由于集成電路具有高度復雜性這一特點，這對設計工作帶來一系列問題。

2、 第一，設計的時效性。對于一個有上百萬個品體管的集成電路來說，我們不能一個一個地去設計每個晶體管，否則會使設計時間難以忍受。設計時問的增長不僅會顯著地增加芯片的成本，也會延遲產品的推出而喪失商機對于ASIC電路就更為突出。為此必須找到一種較好的設計方法和工具來處理設計的復雜性。 第二，設計的無誤性。設計的正確無誤對于集成電路特別突出，因為一個版圖上的微小錯誤會使整個芯片無法工作。即使對于只有5000門的電路，其版圖就會包含100 000個線條和圖形，對規(guī)模大的電路，其線條和圖形的數(shù)量會更大。而錯誤有可能潛伏在設計的各個階段中且難以發(fā)現(xiàn)，設計者不要輕易地說設計巳100的正確無誤，而要小心反復地驗

3、證每一細節(jié)。,9.1設計要求,第三，設計的可測性。集成電路是整體集成的，我們不可能像測面包板(bread-board)上每個元件那樣測試集成電路巾的菜一部分，即使可能，也要因增加測試塊而設計特殊的芯片，這會增加成本，因而在設計時要考慮如何進行測試。 第四，與制造商之間的接口。在設計者和制造商之間要有一明確定義的數(shù)據(jù)交換格式以交換設計信息。此外，對于半定制(門陣列)和定制(標準單元)電路的設計，制造商必須提供設計者一個完整的門陣列或標準單元庫；對十全定制設計，制造商需提供設計規(guī)則和晶體管的電學參數(shù)。,9.2層次化設計方法,采用有條理性的、層次化的設計方法有助于解決設計工作中的上述問題。層次化是把

4、整個設計分解為若干層次，在完成前一層次設計任務后再進行下一層次的工作。對于復雜的數(shù)字集成電路來講，我們可以設定以下幾個層次： (1)整體規(guī)范設計(specification design)，包括確定功能和件能的要求、允許的芯片面積和制造成本等； (2)功能級設計(functional level design)，包括算法的確定和功能框圖的設計； (3)寄存器級設計(register level design)，把功能塊劃分(partitioning)為寄存器級模塊，對于較小規(guī)模的電路，功能級設計可直接從寄存器級模塊開始，因而上兩步可合并； (4)邏輯設計(logic design)，利用各種門

5、和單元進行邏輯設計； (5)電路設計(circuit design)，對每一單元進行電路設計； (6)版圖設計(layout design)，將電路圖轉換成硅片上的幾何圖形。,9.2層次化設計方法,圖9-1表示了層次化設計方法以及以比較器為例的設計過程。,9.2層次化設計方法,由于集成電路不是終端產品，它只是電子設備中的一個部件。通?？偸怯腥舾蓧K集成電路安裝在一個印刷電路板上形成一個子系統(tǒng)或系統(tǒng)，因此在進行層次化設計第一步時，設計者必須清楚該芯片在于系統(tǒng)或系統(tǒng)中的應用要求，以及與其他芯片之間的關系，同時也應了解該于系統(tǒng)或系統(tǒng)的最終應用功能。 此外，層次化設計的低端涉及到晶體管的設計以及制造工藝

6、，這兩者又與半導體的基本物理過程有義。雖然一個人不可能深入地了解從半導體基礎理論到電子系統(tǒng)丁作的各個方面，但作為一個奸的、專業(yè)的集成電路設計者應該對于支持本設計的制造工藝和晶體管特性有較深入的了解。,9.3.1全定制設計流程,1整體規(guī)范設計 它是對整個設計的一個詳細描述，應給出輸入與輸出之間的關系、各控制端口的功能、時鐘的要求(如采用同步還是非同步)以及電源電壓的數(shù)值(如5V或33V)等，在此基礎上給出芯片面積和制造成本的估算或允許的上限。,9.3.1全定制設計流程,2功能級設計 它是將上一層設計加以具體化，通常是用HDL硬件描述諾言(hardware description language

7、)寫出描述文件，包括流程圖(flow chart)或算法(algorithm)；同時設計出1個包 含各種功能塊(functional block)如存儲器、控制單元、運算單元、數(shù)據(jù)通道和邏輯單元的 功能框圖(block diagram)，各功能塊之間的信號流必須精細地加以定義。通常在這一步要采用高層次模擬軟件進行功能級模擬以確定義工作是否正確，若不能正確工作可以及早修改功能描述文件。高層次模擬也可以用來對不同的實現(xiàn)方案進行比較。 對于復雜的芯片需要將功能框圖中的功能塊劃分成更小的功能單元，同時加入更為詳細的操作要求。對于簡單的芯片通常可以省去功能級設計這步而直接采用寄存器級硬件描述文件。,9.

8、3.1全定制設計流程,3寄存器級設計 這一步是將功能框圖轉換為寄存器級的硬件圖，即轉換為我們所熟悉的加法器、譯碼器、多工器、計數(shù)器、寄存器等模塊。某些功能塊如組合邏輕和控制功能可以用布爾代數(shù)或卡諾圖進行轉換。對于順序邏輯可以用狀態(tài)機方法進行轉換。,9.3.1全定制設計流程,4邏輯設計 在邏輯設計中，寄存器級的模塊可以用第5章所述的基本邏輯門和雙穩(wěn)態(tài)電路來構成，但應盡可能選擇那種晶體管數(shù)目最少的基本邏輯門和雙穩(wěn)態(tài)電路，或者采用規(guī)則的、可以重復的單元。對于NMOS和CMOS的邏輯設計，可以采用一些現(xiàn)成的、有效的電路如全加器、與或非門等，而不必全用基本門來構成。 邏輯設計要經過邏輕模擬加以驗證，以確

9、定該設計是否達到預期的功能和性能。對于全定制電路來講一開始并不知道各單元的時間延遲值，因而在邏輯模擬時只能給出估汁值。一旦邏輕功能被驗證正確后，就進入下一步的電路設汁，在電路設計后可以得到較為精確的時間延遲值，這時再把精確值代回到邏輯模擬器再次進行邏輯模擬。從圖92命可以看到邏輯設計方框與電路設汁方框之間存在一反饋通路，這表明了兩者之間的相互關系。,9.3.1全定制設計流程,5電路設計 由于向種邏輯可以出不同電路形式來實現(xiàn)，因而電路設計的第步是選擇合適的 電路形式，如選深雙極型還是MOS型，若是MOS型，要進一步確定是NMOS型還是CMOS型等。第二步就是確定電路中各元器件的參數(shù)。對于數(shù)字電路

10、的設計來講，最關心的是延遲特性和功率耗散，這與負載有關。如前所述，在MOS電路中，負載是純電容，電路的開關速度將取決于電容上的亢放電速度。增加MOS晶體管的寬度會降低它的阻抗和加快速度，但同時也增加了它的輸入電容，因而減慢了上一級門的速度，因此需要加以合適的選擇，使整個電路的速度最佳。增加MOS晶體管寬度可取得較大的電流，但也增加丁功耗值，出此也要作適當?shù)恼壑浴?在電路設計過程中要進行充分的電路級模擬，以決定電路的直流工作點，得到電流和電壓的波形圖，同時評估信早的延遲，以及上升和下降時間等。,9.3.1全定制設計流程,6布圖規(guī)劃（floor plan) 個全定制電路可能包括很多個功能塊，如何把

11、各個功能塊合理地安置在芯片的相應位置上，這就是布圖規(guī)劃的任務。布圖規(guī)劃的目標是：充分利用；隨片的面積以減少空余空間；盡量減少功能塊之間連線的長度，使信號線能直接連接兩相鄰的功能塊。 現(xiàn)以圖9-3(a)的設計為例，它包括5大功能塊，將其對應到芯片的布圖規(guī)劃時如圖9-3(b)所示。,9.3.1全定制設計流程,在布圖規(guī)劃前，要先分析芯片小數(shù)據(jù)流的流動。現(xiàn)將數(shù)據(jù)通道設計成水平，控制信號設計為垂直，所有的連接線直接連接到各功能塊的邊界，整個芯片的外形設計成矩形。這種布圖規(guī)劃的好處有：硅片面積被充分利用；連線的設計簡單；由于連線電阻和電容的下降而加快了芯片的速度。 當然布團規(guī)劃會隨著設計工作的深入即各功能

12、塊的劃分，各模塊形狀和尺寸的進步調被面逐漸更為精確。,9.3.1全定制設計流程,7版圖設計 版圖設計包括單元設計、連線設計、電源線與地線的設計以及輸入輸出保護電路和壓焊塊的設計。 單元設計時首先要確定單元與外部連接線端口的位置，有時還可能要求有附加的連線穿過單元。再就是確定單元內晶體管的尺寸如溝道長度和寬度。接著按照單元內部各個管于間的連接要求和版圖設計規(guī)則的要求畫出對府的版圖。圖9-4(a)和(b)就是一個NAND門的外部連接圖和設計后的版圖。,9.3.1全定制設計流程,8版圖驗證 版圖設計完成后要經過DRC(design rule check)以保證各層版圖都符合設計規(guī)則的要求。有的設計還

13、要進一步作版圖與電路圖一致性檢查LVS(layout versus schematic)。它是通過版圖參數(shù)提取工具LPE(layout parameters extraction)來得到一個電路圖，將它與原要求的電路圖相比較，以保證所得版圖與原要求的電路圖是完全一致的。 設計的最后一次正確性檢查是在版圖設計完成后再進行一次后模擬(Post- simulation)，由此需將版圖中寄生參數(shù)如這線的電容電阻等設法提取出來，再加入到模擬文件中以得到更為精確的延遲特性。如果不符合要求，就要改變單元的位置，修改相應連線的長度，如有必要，甚至要回到早期的邏輯層次來調整設計。 最后版圖設計要轉換成EDIF格

14、式(electronic design interchange format)，用來直接生成工藝制造時所用的掩模版。,9.3.1全定制設計流程,9.3.1全定制設計流程,9測試向量生成 設汁者在設計過程中應設法產生一有效的測試向量(test vector)。這里的向量不是指有方向的量而是指由一系列1和0組成的序列碼。 將測試向量通過探針加到芯片的輸入樂焊塊，然后從輸出壓焊塊處得到其結果，將此結果與預期的結果相比較，以檢查芯片的功能是否正確。如果該測試向量可以檢查出芯片中所有的內在故障(fault)，則稱該測試向量的故障覆蓋率(fault coverage)為100。在一些CAD設計系統(tǒng)中可以自

15、動生成測試向量，當然我們希望能自動生成出故障覆蓋率為100的測試向量。目前對組合邏輯電路，這一要求已有可能滿足，但對于時序電路則遠不能達到。,9.3.2定制和半定制電路的設計流程,定制和半定制電路的設計流程示于圖9-5。 比較田95和圖92可以看出，對于定制和半定制電路設計而言，其設計前端與全定制設計的基本相同，但設計的后端有明顯的差異，在定制和半定制電路設計中不再需要電路設計和單元的版圖設計這兩步。設計所需要的單元庫由制造商所提供，設計者是在單元庫中選擇適當?shù)膯卧獊順嫵伤璧倪壿?。這實際上是一種自底向上的過程，因為它是由若干個小的單元(或較小的模塊)組成較大模塊的過程，這稱為綜合過程。 有些

16、CAD軟件公司也提供通用的單元庫(作為一選項，配置在公司出售的CAD軟件中)，設計者也可利用這種單元庫來設計芯片，并由被授權的制造廠商加工。,9.3.2定制和半定制電路的設計流程,單元庫提供給設計者的信息包括有：單元的尺寸和形狀；單元功能和參數(shù)的詳細描述；單元的電學參數(shù)，包括驅動能力、輸入負載、延遲特性和功耗等；電學參數(shù)隨溫度的變化和隨電源電壓的變化。 定制和半定制電路的版圖設計工作包括布局和布線兩大步驟，通常由CAD設計系統(tǒng)自動地完成。最后，版圖數(shù)據(jù)也要轉換成掩模版生成文件，再去生成各層掩模版。,9.4版圖設計規(guī)則,版圖設計規(guī)則簡稱設計規(guī)則，它是對設計者在進行版圖設計時所設定的幾何尺寸限制，

17、使工藝加工后的硅片上能保持該設計的拓撲和幾何關系。設計規(guī)則代表了一種容差要求，它可保記：工藝加工過程發(fā)生可能的、也是允許的偏差時電路仍能正常工作。一般講，設計規(guī)則越保守，電路生產時的成品率越高，但這會增加芯片的面積；設計規(guī)則的寬嚴與否也與制造商的工藝水平有關。 設計規(guī)則主要解決兩個問題：同一層幾何圖形之間的關系；不同層之間的相互關系。 由于設計規(guī)則非常繁復，在此我們只能以P阱CMOS工藝為例簡要說明如下。圖9-6為多晶硅與多晶硅之間以及多晶硅與擴散區(qū)之間的設計規(guī)則。圖9-7為金屬的寬度和間距以及金屬對接觸孔覆蓋的設計規(guī)則。,9.5設計系統(tǒng)簡介,隨著集成技術的不斷發(fā)展和集成度的提高，集成電路芯片

18、的設計工作越來越復雜而急需在設計方法和設計工具方面有大的變革。 回顧30多年來集成電路設計自動化的發(fā)展進程，大致可分為3個階段： 20世紀70年代的第一代設計自動化系統(tǒng)，稱為計算機輔助設計CAD(computer- aided design)系統(tǒng)。它以交互式圖形編輯和設計規(guī)則檢查為特點，硬件采用16位小型機。第一代CAD系統(tǒng)的引入使設計入員擺脫了繁復、易出錯誤的手工畫圖、機械刻紅膜的做法，大大提高了效率，因而得到了迅速的推廣。但是那時的邏輯圖輸入(schematic entry)、邏輯模擬、電路模擬等工作與該系統(tǒng)的版圖設計與版圖驗證是分別進行的，人們需要對兩者的結果進行多次的比較和修改才能得到

19、正確的設計，有時甚至在投片后才發(fā)現(xiàn)原設計存在錯誤、不得不返工修改，因而付出了昂貴的代價。,9.5設計系統(tǒng)簡介,20世紀的年代出現(xiàn)了第二代設計白動化系統(tǒng)，常稱為計算機輔助工程CAE （computer-aided-engineering）系統(tǒng)。它以32位工作站為硬件平臺，集邏輯圖輸入、邏輯模擬、測試向量生成、電路模擬、版圖設計、版圖驗證等工具于一體，構成了一個較完整的 設計系統(tǒng)。設計人員以輸入邏輯固的方式升始設計芯片，并在工作站上完成全部設計工作。它不僅有設計全定制電路的交互式版圖編輯器，還包括有門陣列、標準單元的自動設計工具和經過驗證的單元庫，系統(tǒng)可自動地完成布局、布線等功能，因而大大減輕了版

20、圖設計的工作量。,9.5設計系統(tǒng)簡介,在CAE系統(tǒng)中，更引入了版圖參數(shù)提取工具LPE和版圖與電路之間一致性檢查工具LVS，從而可發(fā)現(xiàn)設計是否有錯。同時還可將LPE所得到的版圖寄生參數(shù)引入電路圖，做一次更為精確的電路模擬，以進一步檢查電路的時序關系和速度是否仍符合設計要求：。盡管這些功能的引入保證了投片流水的一次成功率，但是一致性檢查和后模擬仍是在設計的最后階段才進行的，因而如果一旦發(fā)現(xiàn)錯誤還需要修改版圖或修改電路，仍需付出相當?shù)拇鷥r(當然可以避免投片流水所帶來的經濟損失)。,9.5設計系統(tǒng)簡介,進人20世紀90年代，芯片的復雜度越來超高，單是依靠原理圖輸入方式已不堪承受，采用硬件描述語言HDI

21、的設計方法就應運而生，并出現(xiàn)了第三代設計自動化系統(tǒng)。其特點是高層次設計的自動化HLDA(highlevel design automation)。第三代設計自動化系統(tǒng)常稱為EDA(electronic-system-design automation)系統(tǒng)。它引入了硬件描述語言，此外還引入了行為綜合和邏輯綜合工具。采用較高的抽象層次開始設計，并按層次化方法進行管理，可大大提高處理復雜設計的能力；綜合優(yōu)化工具的采用使芯片的而積、速度、功耗等都能獲得優(yōu)化，設計所需的時間也大幅度縮短。因而第三代EDA系統(tǒng)迅速得到推廣應用。,9.6常用的設計工具,1硬件描述語言HDL 進人20世紀90年代，芯片的復雜

22、度越來超大，數(shù)萬門以至數(shù)十萬門電路的設計需求越來越多，單是依靠原理圖輸入方式來獲得設計已難于滿足要求，因此采用硬件描述語言HDL的設計方法就應運而生。 廣義而言硬件描述語言是指用于描述電子實體一硬件的一種高級計算機語有。但我們現(xiàn)在所說的硬件描述語言是持指芯片高層次設計階段中所采用的高級描述語言，目前世界上廣泛流行的硬件描述語言有兩種，一是VHDL語言，另一種是Verilog HDL語言。 對于硬件的描述可以有兩種形式：一是行為描述它描述設計的輸人與輸出數(shù)據(jù)之間的關系及其時序關系；另一是結構描述，它是描述設計中的各個功能塊、模塊、單元、門以及它們之間的連接關系。,9.6常用的設計工具,2行為級綜

23、合（behavioral systhesis) 它是將沒計的行為級描述轉換成相應的結構描述。其任務是在滿足目標和約束條件 下，找到一個代價最小的硬件結構。即在給定的設計技術規(guī)范、流程團或算法的要求下， 根據(jù)一組性能、而積和或功耗的約束，確定需要采用哪些硬件資源(如執(zhí)行單元、存儲器、 控制器、數(shù)據(jù)總線等)，通常稱這一步驟為分配(a11ocation)；同時確定在這一結構中各種 操作的先后次序，通常稱之為調度(scheduling)。,9.6常用的設計工具,4邏輯圖輸入(schematic entry) 邏輯因輸入是通過原理圖編輯器完成的。原理團編輯器是一種基于菜單式的圖形編輯器，它可以畫出邏輯因

24、中的各個元件并加以連接，且可把一組元件歸并在一起形成一個模塊，并將其定義為一個圖標(i con)。icon是一個圖并有相應的名稱，它代表了這一模塊中的所有元件。對于I/O端口則常表示成一短截線并標以相應的信號名稱。這樣icon就可以用于其他模塊中，并層次式地遍及整個設汁。,9.6常用的設計工具,5邏輯模擬(logic simuIation) 邏輯模擬是通過邏輯模擬軟件進行的。邏輯模擬可分為邏輯功能驗證和邏輯延遲性能的模擬兩個方面。前者只要求驗證系統(tǒng)的輸入與輸出之間邏輯函數(shù)的正確性，也就是只是驗證真值表。后者要求較精確地模擬各種信號之間的時序關系，包括分析波形是否有尖蜂等情況。 一般的邏輯模擬軟

25、件中提供內建的元件邏輯模型，同時也支持用戶白定義的邏輯模型，并將其存放于邏輯單元庫中。,9.6常用的設計工具,邏輯模型是對邏輯元件的邏輯行為的某種量化表示。邏輯模擬中的信號值，不是實際電路中的電樂或電流值，而是根據(jù)定的閡值規(guī)定而轉換成的邏輯信息值，目前比較流行的為二值和四值邏輯。三值邏輯定義了三個邏輯值；0、1和(未知狀態(tài)，既不能肯定是0，也不能肯定是1)。四值邏輯是二值邏輯的擴充，在0、1、之外，又引入了一個高阻值Z。Z表示信號與其源端斷開后的狀態(tài)，如一個單向開關的輸出端，在開關導通時有一個從輸人端傳過來的確定的邏輯值，但在開關斷開后，該輸出端既可能保持原信號，但又無能力長久維持原信號值不變

26、，這一特殊情況可用高阻值Z表示。,9.6常用的設計工具,邏輯模擬巾的信號延遲模型有零延遲、單位延遲、特性延遲等幾種。零延遲模型是在邏輯模擬時不考慮信號的延遲，或指定所有元件的延遲時間都為零；這雖然不符合實際情況，但可用以驗證組合邏輯電路邏輯功能的正確件。單位延遲模型認為所有元件具有相同延遲，或指定所有元件的延遲時間為一個模擬時間單位；它既可用于驗證邏輯功能的正確性，又可用于異步時序電路的邏輯驗證，雖然這也與實際情況不相符合。特性延遲模型是從每一種器件的實際信號特性小提取出組參數(shù)作為特定的延遲模型。該模型中，信號的延遲時間d由三部分組成：,9.6常用的設計工具,d=di+ dt+ de 具中，d

27、i為器件的本征延遲，它代表元件在標準丁作條件下，信號通過器件時的固有延遲，它與器件的實際輸入、輸出狀況無關。通常di由本征上升延遲與本征下降延遲一對參數(shù)表示。dt為瞬變延遲，這是出器件的實際負載狀況引入的附加延遲de。為邊沿速率延遲，這是根據(jù)輸入信號變化沿的上升下降變化的緩急程度而引入的附加延遲。它與輸入端電卉、輸入連續(xù)甚至前級的驅功情況有關。 除了器件的延遲外，還有連線延遲。連線延遲是指從驅動級的輸出經過連線到負載級輸入端的信號延遲。隨著集成電路規(guī)模的增大，器件特征尺寸的誠小，器件本身的延遲越來越小，而連線延遲的影響越來越大，甚至會超過器件的延遲。,9.6常用的設計工具,在邏輯電路中會遇到多

28、個邏輯元件的輸出信號線直接相連的情況，通常稱為線與邏輯關系。為了定量地確定線與邏輯關系，特別是當各路信號值發(fā)生沖突時，為了確定線與邏輯點的信號，引入了邏輯信號強度的概念。信號強度是該信號驅動能力的量度。強度分為若干級，強度級越高表示驅動能力越大，當線與邏輯點上各路信號發(fā)生矛盾時，高強度級的信號在競爭中占優(yōu)勢因此，一個邏輯信號要用邏輯值相強度這一對常數(shù)加以表示。簡單的三值三強度規(guī)則是在子值邏輕信號的基礎上，引入了3個邏輯強度。這3個強度分為驅動級、電阻級和高阻級。由二值與三強度共可組合成9種邏輯狀態(tài)。,9.6常用的設計工具,6電路模擬(circuit simulation) 電路模擬是通過電路模

29、擬軟件，在給定的電路結構相元器件參數(shù)的條件下中餐晶體管的性能指標。 隨著計算機技術和計算方法的發(fā)展，已有可能將要分析的電路問題列出數(shù)學形式的電路方程。然后對電路方程進行求解。電路模擬時不需要任何實際的元器件及各種調試工具。而且可以改變各種條件進行分析模擬，甚至可以進行各種破壞性的模擬。由于計算機運算速度快和精確度高，因而在模擬時可以采用較為復雜的、更加精確的器件模型(如考慮二級效應利寄生效應等的模型)。,9.6常用的設計工具,7版圖生成（layout generation） 版圖生成是通過版圖編輯器完成的圖的作圖、版圖編輯器允許設計人員在圖形終端上進行版修改以及圖形數(shù)據(jù)管理。 版圖編輯器借助移動鼠標進行矩形、多邊形、等寬線、團等幾何圖形的作圖。它可以進行圖形的拉伸、切割、放大與拓展，刪除與復制，平移和取向