1、集成電路原理與設(shè)計,集成電路制作工藝：寄生效應(yīng)和SOI工藝,2,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 MOS結(jié)構(gòu)和分類 2.2.1 N阱CMOS工藝 2.2.2 深亞微米CMOS工藝 2.3.1 CMOS IC中的寄生效應(yīng) 2.3.2 SOI工藝 2.3.3 CMOS版圖設(shè)計規(guī)則,3,場區(qū)寄生MOS晶體管,防止出現(xiàn)寄生溝道的措施: 足夠厚的場氧化層 場區(qū)注硼,4,體硅CMOS中的閂鎖效應(yīng),5,閂鎖效應(yīng):等效電路,Q1,Q2,Q3,Q4,Vout,Vout,Rw,Rs,寄生晶體管Q1、Q2，寄生電阻Rnw、Rsub構(gòu)成等效電路 Q1和Q2交叉耦合形成正反饋回路

2、 電流在Q1和Q2之間循環(huán)放大 VDD和GND之間形成極大的電流，電源和地之間鎖定在一個很低的電壓(維持電壓Vh),7,防止閂鎖效應(yīng)的措施,減小阱區(qū)和襯底的寄生電阻 降低寄生雙極晶體管的增益 使襯底加反向偏壓 加保護環(huán) 用外延襯底 采用SOICMOS技術(shù),8,抑制閂鎖效應(yīng)：,1、減小寄生電阻 2、降低寄生晶體管增益 3、襯底加反向偏壓,9,4、保護環(huán),10,5、外延襯底,11,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 MOS結(jié)構(gòu)和分類 2.2.1 N阱CMOS工藝 2.2.2 深亞微米CMOS工藝 2.3.1 CMOS IC中的寄生效應(yīng) 2.3.2 SOI工藝

3、2.3.3 CMOS版圖設(shè)計規(guī)則,12,2.3.2 SOI CMOS基本工藝,SOI結(jié)構(gòu) SOI工藝 SOI優(yōu)點,13,SOI CMOS結(jié)構(gòu),1. 體區(qū)和襯底隔離。體電位是浮空會引起浮體效應(yīng)。需專門設(shè)計體區(qū)的引出端。 2. 襯底相對溝道區(qū)也相當于一個MOS結(jié)構(gòu)，因此也把SOI MOSFET 的襯底又叫做背柵, 是五端器件 。,14,基于臺面隔離的SOI CMOS基本工藝流程,15,16,SOI CMOS的優(yōu)越性,每個器件都被氧化層包圍，完全與周圍的器件隔離，從根本上消除了閂鎖效應(yīng)； 減小了pn結(jié)電容和互連線寄生電容 不用做阱，簡化工藝，減小面積 極大減小了源、漏區(qū)pn結(jié)面積，從而減小了pn結(jié)泄

4、漏電流 有利于抑制短溝效應(yīng)； 有很好的抗幅照性能； 實現(xiàn)三維立體集成。,17,SOI技術(shù)實現(xiàn)三維立體集成,18,SOI CMOS反相器結(jié)構(gòu),19,SOI 與體硅CMOS性能比較,20,抑制閂鎖效應(yīng)：,21,第二章 集成電路制作工藝,2.1.1 集成電路加工的基本操作 2.1.2 MOS結(jié)構(gòu)和分類 2.2.1 N阱CMOS工藝 2.2.2 深亞微米CMOS工藝 2.3.1 CMOS IC中的寄生效應(yīng) 2.3.2 SOI工藝 2.3.3 CMOS版圖設(shè)計規(guī)則,22,版圖設(shè)計規(guī)則的兩種形式,微米規(guī)則直接以微米為單位給出各種圖形尺寸的要求 靈活性大，更能針對實際工藝水平；缺點是通用性差 規(guī)則以為單位給出各種圖形尺寸的相對值 是工藝中能實現(xiàn)的最小尺寸，一般是用套刻間距作為值，或者取柵長的一半為 最大優(yōu)點是通用性強，適合CMOS按比例縮小的發(fā)展規(guī)律,23,版圖設(shè)計規(guī)則示意圖,三種尺寸限制： 1）各層圖形的最小尺寸 2）同一層圖形的最小間距 3）不同層