1、第3章 組合邏輯電路,組合邏輯電路: 電路在任一時刻的輸出狀態(tài)僅由該時刻的輸入信號決定,與電路在此信號輸入之前的狀態(tài)無關(guān).,組合電路通常由一些邏輯門構(gòu)成,許多具有典型功能的組合電路已集成為商品電路.,3.1 由基本邏輯門構(gòu)成的組合電路的分析和設(shè)計,3.1.1 組合電路的一般分析方法,分析步驟:,(1) 根據(jù)邏輯電路圖,寫出輸出邏輯函數(shù)表達(dá)式;,(2) 根據(jù)邏輯表達(dá)式,列出真值表;,(3) 由真值表或表達(dá)式分析電路功能.,例: 分析下圖所示邏輯電路,P2=AP1,P3=BP1,P4=CP1,真值表:,邏輯功能: 一致電路,3.1.2 組合電路的一般設(shè)計方法,一般步驟:,(1) 由實際邏輯問題列出

2、真值表;,(2) 由真值表寫出邏輯表達(dá)式;,(3) 化簡、變換輸出邏輯表達(dá)式；,(4) 畫出邏輯圖。,例: 試用與非門設(shè)計一個三變量表決電路,表決規(guī)則為少 數(shù)服從多數(shù).,解: (1) 列真值表,設(shè): 由A、B、C表示三個輸入變量，F(xiàn)表示表決結(jié)果。并設(shè)A、B、C為1表示贊成，為0表示反對；F為1表示表決通過，為0 表示不通過。,(2) 化簡、求最簡函數(shù)表達(dá)式,例 設(shè)計一個兩位二進(jìn)制數(shù)比較器。,解 設(shè)被比較的數(shù)分別為 A=A1A0,B=B1B0;比較的結(jié)果 為:A1A0B1B0時，輸出F1=1； A1A0=B1B0時，輸 出F2=1； A1A0B1B0時，輸出F3=1.,畫卡諾圖化簡：,按F1、F

3、2和F3表達(dá)式 可方便地用門電路實現(xiàn) 比較器的邏輯功能。 （圖略，可作為一習(xí)題， 請在課后完成。）,3.2 MSI構(gòu)成的組合邏輯電路,本節(jié)將介紹幾種常用的中規(guī)模集成電路(MSI),這些中規(guī)模集成電路分別具有特定的邏輯功能,稱為功能模塊,用功能模塊設(shè)計組合邏輯電路,具有許多優(yōu)點(diǎn).,3.2.1 自頂向下的模塊化設(shè)計方法,頂: 指系統(tǒng)功能,即系統(tǒng)總要求,較抽象.,向下:指根據(jù)系統(tǒng)總要求,將系統(tǒng)分解為若干個子系統(tǒng),再 將每個子系統(tǒng)分解為若干個功能模塊 ,直至分成 許多各具特定功能的基本模塊為止.,例: 設(shè)計一個數(shù)據(jù)檢測 系統(tǒng),功能表如下:,數(shù)據(jù)A、B分別來自兩個 傳感器.,B: 數(shù)據(jù)檢測系統(tǒng),*,頂層

4、,* ： 葉結(jié)點(diǎn),分層設(shè)計樹,3.2.2 編碼器,將信息(如數(shù)和字符等)轉(zhuǎn)換成符合一定規(guī)則的二進(jìn)制代碼.,1. 二進(jìn)制編碼器,用n位二進(jìn)制代碼對N=2n 個特定信息進(jìn)行編碼的邏輯電路.,設(shè)計方法:,以例說明,設(shè)計一個具有互相排斥輸入條件的編碼器.,輸入: X0 、X1、X2 、X3,輸出：A1、A0,對應(yīng)關(guān)系：,4線2線編碼器電路圖：,編碼器在任何時候只允許 有一個輸入信號有效;,(2) 電路無X0輸入端;,(3) 電路無輸入時,編碼器的 輸出與X0編碼等效.,帶輸出使能(Enable)端的優(yōu)先編碼器:,輸出使能端:,用于判別電路是否有信號輸入.,優(yōu)先:,對輸入信號按輕重緩急排序,當(dāng)有多個信號

5、同時 輸入時,只對優(yōu)先權(quán)高的一個信號進(jìn)行編碼.,下面把上例4線2線編碼器改成帶輸出使能(Enable)端的 優(yōu)先編碼器,假設(shè)輸入信號優(yōu)先級的次序為:X3,X2,X1,X0.,編碼器 電路圖,2. 二十進(jìn)制編碼器,輸入: I0 ,I1 ,I2 I9,表示十個要求編碼的信號.,輸出: BCD碼.,電路有十根輸入線,四根輸出線,常稱為10線4線編碼器,3. 通用編碼器集成電路,兩種主要集成電路: 10線4線優(yōu)先編碼器; 8線3線優(yōu) 先編碼器.,74147為10線4線優(yōu)先編碼器, 輸入為低電平有效,輸出 為8421BCD反碼,HPRI是最高位優(yōu)先編碼器的說明.,YS：選通輸出端.,問題思考：若用四片7

6、4148構(gòu)成一個32線5線 編碼器，電路如何設(shè)計？ 若用八片74148構(gòu)成一個64線6線 編碼器，電路又如何設(shè)計？,擴(kuò)展電路設(shè)計提示： 1）觀察上例編碼器低三位輸出電路結(jié)構(gòu)， 并找出規(guī)律；,3.2.3 譯碼器,1. 二進(jìn)制譯碼器,譯碼是編碼的逆過程，作用 是將一組碼轉(zhuǎn)換為確定信息。,輸入：二進(jìn)制代碼，有n個；,輸出：2n 個特定信息。,(1)譯碼器電路結(jié)構(gòu),以2線 4線譯碼器為例說明,2線 4線譯碼器的真值表為:,下圖為高電平輸出有效的2線 4線譯碼器電路圖,由真值表容易得出:,(2) 用譯碼器實現(xiàn)組合邏輯函數(shù),原理: 二進(jìn)制譯碼器能產(chǎn)生輸入信號的全部最小項,而 所有組合邏輯函數(shù)均可寫成最小項

7、之和的形式.,例 試用3線 8線譯碼器和邏輯門實現(xiàn)下列函數(shù),F(Q,X,P)=m (0，1，4，6，7） =M（2，3，5）,解題的幾種方法：, 利用高電平輸出有效的譯碼器和或門。,F(Q,X,P)=m0+m1+m4+m6+m7, 利用低電平輸出有效的譯碼器和與非門。,F(Q,X,P)=m0+m1+m4+m6+m7, 利用高電平輸出有效的譯碼器和或非門。, 利用低電平輸出有效的譯碼器和與門。,（3） 譯碼器的使能控制輸入端,利用使能輸入控制端，既能使電路正常工作，也能 使電路處于禁止工作狀態(tài)；, 利用使能輸入控制端，能實現(xiàn)譯碼器容量擴(kuò)展。,EN為使能控制輸入端， EN=0，輸出均為0； EN=

8、1，輸出譯碼信號。,電路滿足：Yi=mi EN,利用使能端實現(xiàn)擴(kuò)展的例子：,當(dāng)I2=0時，(1)片工作, (2)片禁止. 當(dāng)I2=1時, (1)片禁止, (2)片工作.,由兩片2線4線譯碼器組成3線8線譯碼器,2. 二十進(jìn)制譯碼器,輸入: BCD碼.,輸出: 十個高、低電平.,(常稱4線10線譯碼器),偽 碼,輸 出 低 電 平 有 效,真 值 表,3. 通用譯碼器集成電路,74138 帶使能端3線8線譯碼器, 電路輸出低電平有效;,4. 顯示譯碼器,(1)半導(dǎo)體數(shù)碼管,七段顯示器,顯示器分類：, 共陰, 共陽,陽極加高 電平字段 亮。,陰極加低 電平字段 亮。,(2) 顯示譯碼器,功能：將表

9、示數(shù)字的BCD碼轉(zhuǎn)換成七段顯示碼。,輸入：BCD碼,輸出：七段顯示碼。,顯示譯碼器設(shè)計步驟：,（以輸入8421BCD碼、輸出驅(qū)動共陽顯示器為例）, 列真值表； 化簡、寫最簡函數(shù)表達(dá)式； 畫電路圖。,真 值 表,化簡后表達(dá)式:,化簡說明: 利用了無關(guān)項;, 考慮了多輸出邏輯函數(shù)化簡中的公共項.,思考題： 根據(jù)上面設(shè)計，判斷當(dāng)輸入DCBA為 1010時，LED顯示什么？,3.2.4 數(shù)據(jù)選擇器,功能: 從多路輸入數(shù)據(jù)中選擇其中的一路送至輸出端.,數(shù)據(jù)選擇器簡稱MUX,數(shù)據(jù)選擇器的數(shù)據(jù)輸入端數(shù)稱為 通道數(shù).,數(shù)據(jù)選擇器功能示意圖: (以四選一數(shù)據(jù)選擇器為例),地址碼輸入,數(shù)據(jù)輸入,數(shù)據(jù)輸出,1. 數(shù)

10、據(jù)選擇器電路結(jié)構(gòu),(以四選一數(shù)據(jù)選擇器為例),功能表,輸出函數(shù)表達(dá)式:,地址,數(shù)據(jù),輸出,數(shù)據(jù)選擇器通道擴(kuò)展：由四選一數(shù)據(jù)選擇器組成 十六選一數(shù)據(jù)選擇器的例子,2. 通用數(shù)據(jù)選擇器集成電路,數(shù)據(jù)選擇器的邏輯符號及輸入選通端:,以雙四選一MUX74153和八選一MUX74151說明之.,利用選通控制端實現(xiàn)通道擴(kuò)展的例子:,A2=0 時,由 A1A0選擇1Di,A2=1時,由 A1A0選擇2Di,3.數(shù)據(jù)選擇器的應(yīng)用,(1) 用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù),例 試用八選一數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù) F(A, B, C)=m(0, 2, 3, 5),74151的輸出表達(dá)式為:,比較兩式:,A2=

11、A ; A1=B ; A0=C,D0=D2=D3=D5=1,D1=D4=D6=D7=0,Y=F,變量和地址端之間的連接必須正確。,例：試用四選一MUX實現(xiàn)邏輯函數(shù),解：當(dāng)MUX被選通時，其輸出邏輯表達(dá)式為：,比較兩式，令,A1=A；A0=B；,則 Y=F,注：該題的解法不唯一。,例：用四選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)：,F(A,B,C,D)=m(1,2,4,9,10,11,12,14,15),解:,令數(shù)據(jù)選擇器的地址A1A0=AB,注：上面采用A、B作為地址變量。實際上，地址變量 的選取是任意的，選不同的變量為地址變量時， 數(shù)據(jù)輸入端的信號也要隨之變化。,電路圖：,(2) MUX的其他應(yīng)用舉例,分

12、時多路傳輸電路,當(dāng)b2b1b0=a2a1a0時，Y=0; 否則Y=1., 并行數(shù)碼比較器,3.2.5 數(shù)據(jù)分配器,數(shù)據(jù)分配器的功能和數(shù)據(jù)選擇器相反,是將一個輸入 通道上的信號送到多個輸出端中的某一個.,一分四 數(shù)據(jù)分配器例子:,邏輯表達(dá)式,Yi=(miD)EN,由譯碼器構(gòu)成數(shù)據(jù)分配器的例子:,實際上,數(shù)據(jù)分配器一般由帶使能端的譯碼器構(gòu)成.,3.2.6 算術(shù)運(yùn)算電路,算術(shù)運(yùn)算電路的核心為加法器.,1. 基本加法器電路,(1) 半加器(HA),僅考慮兩個一位二進(jìn)制數(shù)相加, 而不考慮低位的進(jìn)位,稱為半加.,設(shè): A、B為兩個加數(shù)，S 為本位的和，C 為本位向高位的 進(jìn)位。則半加器的真值表、方程式、邏

13、輯圖如下所示,(2) 全加器,在多位數(shù)相加時,除考慮本位的兩個加數(shù)外,還須考慮低 位向本位的進(jìn)位.,例:,實際參加一位數(shù)相加,必須有三個量,它們是: 本位加數(shù) Ai 、Bi ； 低位向本位的進(jìn)位 Ci-1,一位全加器的輸出結(jié)果為： 本位和 Si ； 本位向高位的進(jìn)位 Ci,全加器電路設(shè)計：,=AiBi Ci-1,=（Ai Bi ）Ci-1+AiBi,由兩個半加器實現(xiàn)一個全加器,(3) 串行進(jìn)位加法器,當(dāng)有多位數(shù)相加時,可模仿筆算,用全加器構(gòu)成串行進(jìn)位加法器.,串行進(jìn)位加法器特點(diǎn): 結(jié)構(gòu)簡單; 運(yùn)算速度慢.,2. 高速加法器,(1) 全并行加法器,特點(diǎn): 速度最快; 電路復(fù)雜.,(4) MSI加

14、法器模塊,(2) 超前進(jìn)位加法器,設(shè)計思想: 由兩個加數(shù),首先求得各位的進(jìn)位,然后再經(jīng)全 加器算出結(jié)果.,全加器的進(jìn)位表達(dá)式:,=AiBi+(Ai+Bi)Ci-1,令:,Gi= AiBi-進(jìn)位產(chǎn)生項,Pi= (Ai+Bi)-進(jìn)位傳送項,則:,Ci=Gi+PiCi-1,若兩個三位二進(jìn)制數(shù)相加,A=A2A1A0 B=B2B1B0,則:,C0=G0 ; C1=G1+P1C0 ;,C2=G2+P2C1=G2+P2G1+P2P1G0,由Pi 、Gi 并經(jīng)過兩級門電路就可求得進(jìn)位信號C.實際實現(xiàn)中,是將求Gi和Pi的電路放進(jìn)全加器中,而將全加器中求進(jìn)位信號的電路去除.,根據(jù)Gi 、Pi 來求進(jìn)位信號C 的

15、電路稱為超前進(jìn)位電路（CLA）,四位超前進(jìn)位加法器結(jié)構(gòu)圖：,3. 加法器的應(yīng)用舉例,將8421BCD碼轉(zhuǎn)換為余3 BCD碼的代碼轉(zhuǎn)換電路.,(2) 四位二進(jìn)制加/減器,兩個運(yùn)算數(shù)分別為:,P=P4P3P2P1 Q=Q4Q3Q2Q1,控制信號為: S,問題：如何將余3BCD碼轉(zhuǎn)換為 8421BCD碼。,注：求二進(jìn)制補(bǔ)碼為對原碼 取反加1。,關(guān)于減法電路探討,二進(jìn)制減法運(yùn)算 N補(bǔ)=2n N原 (N原為n位) N原= 2n N補(bǔ) N補(bǔ)=N反 + 1,AB = AB原 A (2n B補(bǔ)) = A+B反+1 2n (1),(1)式的實現(xiàn)方法: (以4位數(shù)相減為例),借位信號實現(xiàn)減2n 的功能: 當(dāng)A+B

16、反+1 的高位有進(jìn)位時, 該進(jìn)位信號和2n 相減使最高位為0, 反之為1。,2. 分兩種情況討論：,3. 由符號決定求補(bǔ)的邏輯圖,(3) 利用7483(四位二進(jìn)制加法器)構(gòu)成8421BCD碼加法器.,二進(jìn)制數(shù)和8421BCD碼對照表,S=S4S3S2S1 B=B4B3B2B1,K4=C4=0 B=S,K4=C4=1 B=S+0110 無溢出,總結(jié)上表,可得:, K4=1 時,需進(jìn)行加6 (0110) 校正;,K4=1 有三種情況: a. C4=1 (對應(yīng)十進(jìn)制數(shù)16,17,18,19) ; b. S4=S3=1 (對應(yīng)十進(jìn)制數(shù)12,13,14,15) ; c. S4=S2=1(對應(yīng)十進(jìn)制數(shù)10

17、,11,14,15) .,所以: K4=C4+S4S3+S4S2,3.2.7 數(shù)值比較器,數(shù)值比較器用來判斷兩個二進(jìn)制數(shù)的大小或相等.,1. 一位數(shù)值比較器,表達(dá)式:,Y(A=B)=AB,邏輯圖,2. 多位數(shù)值比較器,比較兩個多位數(shù),應(yīng)首先從高位開始,逐位比較.,例如: A=A3A2A1A0 B=B3B2B1B0,比較方法為:, 首先比較A3和B3 , 如A3B3=10, 則AB,如A3B3=01, 則AB; 如A3B3=00或11(相等), 則比較A2和B2;, 比較A2和B2 , 如A2B2=10, 則AB,如 A2B2=01, 則AB;如A2B2=00或11 (相等), 則比較A1和B1

18、;, 比較A1和B1 , 如A1B1=10, 則AB,如 A1B1=01, 則AB;如A1B1=00或11 (相等), 則比較A0和B0;, 比較A0和B0 , 如A0B0=10, 則AB,如 A0B0=01, 則AB;如A0B0=00或11 (相等), 則比較A=B.,四位數(shù)值比較器邏輯表達(dá)式7485:,Y(AB)=(A3B3) (A2B2) (A1B1)(A0B0 )I(A=B),四位集成比較器7485:,比較器的擴(kuò)展:,串行接法和并行接法性能比較:,串行接法電路簡單,但速度慢;并行接法電路復(fù)雜,速度快.,3.3 組合電路設(shè)計舉例: 算術(shù)邏輯單元(ALU),算術(shù)邏輯單元(ALU)是計算機(jī)等數(shù)字系統(tǒng)的主要運(yùn)算部件.,ALU的邏輯符號:,運(yùn)算數(shù)A、B 均為n 位,結(jié)果F為n 位,選擇碼S為k 位, 可能實現(xiàn)的運(yùn)算 為2k 種.,設(shè)計具有八種功能的ALU. S有3 位,假設(shè)功能表如下,S2=0:算術(shù)運(yùn)算,S2=1:邏輯運(yùn)算,設(shè)計思想:,設(shè)計采用自頂向下的方法,將能進(jìn)行n 位運(yùn)算的ALU 分解為n 個能進(jìn)行一位運(yùn)算的ALU,最后將n 個一位 ALU連接成n 位ALU.,一位ALU,一位ALU電路設(shè)計:,一位ALU分解圖:,AU: 算術(shù)單元;,LU:邏輯單元;,MUX:數(shù)據(jù)選擇器, 根據(jù)S2的值,對AU 和LU的運(yùn)算結(jié)果進(jìn) 行選擇.,MUX電路設(shè)計: 這