1、實(shí)驗(yàn)一 用VHDL語(yǔ)言設(shè)計(jì)組合邏輯電路 一、實(shí)驗(yàn)?zāi)康模赫莆沼肰HDL語(yǔ)言設(shè)計(jì)組合邏輯電路的方法。熟悉Quartus的操作。 二、實(shí)驗(yàn)儀器：PC機(jī)一臺(tái)三、實(shí)驗(yàn)內(nèi)容： 1. 用VHDL語(yǔ)言設(shè)計(jì)4選1數(shù)據(jù)選擇器。2. 用文本輸入法輸入3. 建立工程，編譯，改錯(cuò)，直至編譯通過(guò)4. 仿真，驗(yàn)證所設(shè)計(jì)電路的正確性四、操作步驟：1、 在所使用的計(jì)算機(jī)數(shù)據(jù)盤(pán)里建立自己的文件夾2、 打開(kāi)QuartusII3、 單擊工具欄中的new，在出現(xiàn)的對(duì)話(huà)框中選擇VHDL File，點(diǎn)擊OK。4、 輸入設(shè)計(jì)程序。輸入結(jié)束后，將程序保存在自己的文件夾中。注意：存盤(pán)的文件名應(yīng)該跟實(shí)體名相同。5、 創(chuàng)建工程。創(chuàng)建工程有兩種方法：

2、第一種方法是在保存文件后出現(xiàn)的對(duì)話(huà)框中點(diǎn)擊是，按提示進(jìn)行操作；第二種方法是在出現(xiàn)的對(duì)話(huà)框點(diǎn)擊否。第一種方法的具體過(guò)程：點(diǎn)擊是，出項(xiàng)下面的框點(diǎn)擊Next，出項(xiàng)不需要任何修改，繼續(xù)點(diǎn)擊Next，出項(xiàng)繼續(xù)點(diǎn)擊Next，在后面出現(xiàn)的框圖中繼續(xù)點(diǎn)擊Next，直到?jīng)]有Next選項(xiàng)，點(diǎn)擊Finish，這樣就完成工程的創(chuàng)建。第二種方法的具體過(guò)程：點(diǎn)擊否此時(shí)要?jiǎng)?chuàng)建工程，點(diǎn)擊菜單File下的 “New Preject Wizard”。出現(xiàn)框圖：點(diǎn)擊Next，出項(xiàng)點(diǎn)擊最上一行右邊的，尋找你的文件所在的文件夾，點(diǎn)擊要?jiǎng)?chuàng)建工程的文件名，點(diǎn)擊打開(kāi)（或雙擊要?jiǎng)?chuàng)建工程的文件名），出現(xiàn)項(xiàng)目名稱(chēng)和文件名稱(chēng)相同。點(diǎn)擊Next，出現(xiàn)

3、點(diǎn)擊，在出現(xiàn)的對(duì)話(huà)框點(diǎn)擊文件名，點(diǎn)擊打開(kāi)，出現(xiàn)點(diǎn)擊右邊的add，出現(xiàn)點(diǎn)擊Next，在后面出現(xiàn)的框圖中繼續(xù)點(diǎn)擊Next，直到?jīng)]有Next選項(xiàng)，點(diǎn)擊Finish，這樣就完成工程的創(chuàng)建。6、 觀察QUARTUS 界面點(diǎn)擊箭頭所指圖標(biāo)，觀察箭頭上方的變化，點(diǎn)擊+號(hào)，雙擊出項(xiàng)的文件7、 全程編譯。點(diǎn)擊箭頭所指圖標(biāo)，開(kāi)始全程編譯。如果有錯(cuò)誤，編譯會(huì)自動(dòng)停止，出現(xiàn)點(diǎn)擊確定，按提示到文件中修改錯(cuò)誤，保存文件，繼續(xù)點(diǎn)擊全程編譯的圖標(biāo)，如還有錯(cuò)誤，繼續(xù)上面的步驟。如沒(méi)有錯(cuò)誤，會(huì)自動(dòng)完成編譯點(diǎn)擊確定。8、 時(shí)序仿真從仿真結(jié)果說(shuō)明電路的功能。單擊new，在出現(xiàn)的對(duì)話(huà)框中選擇第二個(gè)標(biāo)簽“Other Files”，選擇V

4、ector Waveform File，點(diǎn)擊OK。選擇菜單View下“Utility Windows”中的“Node Finder”，出現(xiàn)“Node Finder”對(duì)話(huà)框。 “Node Finder”對(duì)話(huà)框中，上面中間的“Filter”右邊下拉列表框中選擇“Pins：all”，點(diǎn)擊“l(fā)ist”，將出現(xiàn)的端口信息按需要拖入波形窗口。設(shè)置輸入波形，保存波形文件。如需要修改仿真時(shí)間，點(diǎn)擊Edit菜單下End Time。保存波形文件。時(shí)序仿真。仔細(xì)讀仿真報(bào)告，判斷電路的正確性；如不正確，修改程序，重新編譯，仿真，直至設(shè)計(jì)的電路完全正確。時(shí)序仿真可參照教科書(shū)P100。關(guān)閉工程，準(zhǔn)備下一個(gè)實(shí)驗(yàn)內(nèi)容。點(diǎn)擊菜

5、單File下的close project，關(guān)閉當(dāng)前工程。如需要打開(kāi)工程，點(diǎn)擊菜單File下的open project，選擇文件夾，選擇要打開(kāi)的工程名，點(diǎn)擊打開(kāi)。五、思考題：用VHDL語(yǔ)言編寫(xiě)8位奇偶校驗(yàn)電路。當(dāng)8位中有奇數(shù)個(gè)1時(shí)輸出為1。六、實(shí)驗(yàn)報(bào)告要求：寫(xiě)出正確的程序，并簡(jiǎn)要說(shuō)明實(shí)驗(yàn)中遇到的問(wèn)題及解決方法。Library ieee;Use ieee.std_logic_1164.all;Entity mux41a is port(s:in std_logic_vector(1 downto 0); d0,d1,d2,d3:in std_logic; y:out std_logic);End mux41a ;Architecture ab of mux41a i