1、一、單周期CPU性能分析 二、 MIPS指令多周期CPU設(shè)計,4.4 MIPS指令多周期CPU設(shè)計,一、單周期CPU性能分析,完整的單周期CPU結(jié)構(gòu),單周期CPU特點,優(yōu)點 每條指令占用一個CPU周期 邏輯設(shè)計簡單，時鐘設(shè)計也簡單 缺點 各組成部件的利用率不高 各部件大部分時間在保持信號 時鐘周期將滿足執(zhí)行時間最長指令的要求 Load指令 CPI =1,假定某單周期CPU各主要部件的延遲為： 存儲器（Memory）：2ns 運算器（ALU/Adder）：2ns 寄存器組（Register File）：1ns,指令周期比較長 所有指令都必須使用最長的周期,假設(shè)某單周期CPU，執(zhí)行100條指令:

2、25%的Load指令 10%的Store指令 45%的算邏指令 20%的跳轉(zhuǎn)指令 單周期的執(zhí)行時間 100*8 = 800ns 可能的優(yōu)化 25*8+10*7+45*6+20*5=640ns Speedup=800/640=1.25,單周期CPU其他問題,事實上，指令和數(shù)據(jù)都保存在同一個存儲器中； 許多部件保持?jǐn)?shù)據(jù)的時間過長，無法復(fù)用。 例如， Adder 是否可以利用ALU？,二、 MIPS指令多周期CPU設(shè)計,多周期數(shù)據(jù)通路設(shè)計構(gòu)思 在組合邏輯中插入寄存器，切分?jǐn)?shù)據(jù)通路 大組合邏輯被切分為若干小組合邏輯 大延遲變?yōu)槎鄠€分段小延遲 不同指令執(zhí)行占用不同的功能單元（不必5個環(huán)節(jié)都走完）,MIP

3、S指令多周期CPU控制器設(shè)計思路,確定數(shù)據(jù)通路 劃分指令執(zhí)行步驟 指令流程圖 安排每條指令每個步驟的功能,并給出相應(yīng)的控制信號 指令流程表 為指令執(zhí)行步驟設(shè)計狀態(tài)機(jī) 為每個步驟的控制信號設(shè)計控制信號生成邏輯,MIPS計算機(jī)硬件系統(tǒng)組成,由存儲器、寄存器堆、ALU部件、控制部件 4部分組成,控制部件由節(jié)拍發(fā)生器 和 控制信號產(chǎn)生線路 組成，分別完成標(biāo)明指令執(zhí)行步驟和向各個部件提供控制信號的功能。,存儲器存指令和數(shù)據(jù)。,讀指令時由 PC 提供地址，讀出的指令保存到 IR；,讀寫數(shù)據(jù)時由結(jié)果寄存器提供地址，讀操作的讀出數(shù)據(jù)保存到 DR;,寫操作的寫入數(shù)據(jù)由 B寄存器給出。,寄存器堆由32個寄存器組成

4、，可以用N1(rs)、N2 (rt)同時讀出兩個寄存器的內(nèi)容，分別存于A、B寄存器;,可以用 ND (rd 或 rt ) 把 DI 端的數(shù)據(jù)寫入;,被寫入數(shù)據(jù)來自結(jié)果寄存器 或 DR。,ALU完成算術(shù)和邏輯運算，兩路輸入分別為A和 B，其中A路輸入可選擇 A寄存器或 PC，B路輸入可選擇 B寄存器或常數(shù)4、IR.immediate經(jīng)符號擴(kuò)展或擴(kuò)展后又左移兩位的值。,ALU的運算數(shù)據(jù)： A OP B A OP 擴(kuò)展的Imme PC + 4 PC + 擴(kuò)展的Imme4,MIPS的 ADD 指令 的執(zhí)行過程,譯碼 周期： A rs B rt,取指 IRMEMPC 周期：,PC PC+4,執(zhí)行 C A

5、+B 周期：,寫回 寄存器堆rd C 周期：,R型指令的實現(xiàn)(ADD),取指令 IODR=0, ALUsrcA=0, ALUsrcB=01,ALUop=00, PCsrc=00 MEMread, IRwrite, PCwrite 譯碼/取操作數(shù) ALUsrcA=0, ALUsrcB=11,ALUop=00 執(zhí)行運算 ALUsrcA=0, ALUsrcB=00,ALUop=00 寫回寄存器 RegDST=1 RegWrite MemtoReg = 0,MIPS的 LW 指令 的執(zhí)行過程,譯碼 周期：A rs,取指 IRMEMPC 周期：,PC PC+4,執(zhí)行 C A+ 擴(kuò)展imm 周期：,內(nèi)存

6、DRMEMC 周期：,寫回 寄存器堆rtDR 周期：,MIPS的 BEQ 指令 的執(zhí)行過程,取指 IRMEMPC 周期：,PC PC+4,執(zhí)行 C A-B 周期： PC結(jié)果寄存器,譯碼 周期： 結(jié)果寄存器PC +SignExt( imm ),MIPS的 J 指令 的執(zhí)行過程,譯碼 周期： PC PC31.28 target 2,取指 IRMEMPC 周期：,PC PC+4,Branch型,Lw指令,Sw指令,R 類型,J 指令,IR MEMPC PC PC+4,Sif,Sid,Sexe,Smem,Swb,J 指 令,非 J 指令,Branch 指令,SW指令,LW指令,SW / LW指令,非

7、Branch / SW / LW指令,指令步驟 讀取指令 指令譯碼 執(zhí)行運算 內(nèi)存讀寫 數(shù)據(jù)寫回,CA op B CA + 符 號擴(kuò)展(Imm),若條件成立 則 PCR,狀態(tài)轉(zhuǎn)移圖和指令各執(zhí)行步驟的操作功能,PCPC31.28 (target2),MemCB,RegrdC,DRMemC,RegrtDR,CPC+(符號擴(kuò)展 (imm)2),取指周期,譯碼周期,執(zhí)行周期,訪存周期,寫回周期,ARegrs BRegrt,Control Unit,Main Controller FSM: Fetch,Main Controller FSM: Fetch,Main Controller FSM: Decode,Main Controller FSM: Address Calculation,Main Controller FSM: Address Calculation,Main Controller FSM: lw,Main Controller FSM: sw,Main Controller FSM: R-Type,Main Controller FSM: beq,Complete Multicycle Controller FSM,Main Controller FSM: addi,Main Controller FSM: addi,Control FSM: j,Control