1、數(shù)字邏輯分析與設(shè)計模擬試題一、 單項選擇題 1. 只有在時鐘的下降沿時刻，輸入信號才能被接收，該種觸發(fā)器是（ ）。A. 高電平觸發(fā)器 B.下降沿觸發(fā)器 C. 低電平觸發(fā)器 D. 上升沿觸發(fā)器2. 下列電路中，屬于時序邏輯電路的是( )A. 編碼器 B. 譯碼器 C. 數(shù)值比較器 D. 計數(shù)器3. 若將一個TTL與非門（設(shè)輸入端為A、B）當作反相器使用，則A、B端應(yīng)如何連接（ ）A. A、B兩端并聯(lián)使用 B. A或B中有一個接低電平0 C. 不能實現(xiàn)4. 在二進制譯碼器中，若輸入有5位二進制代碼，則輸出有（ ）個信號。A. 32 B. 16 C. 8 D. 45. 同步RS觸發(fā)器的“同步”時指(

2、 )A. RS兩個信號同步B. Qn+1與S同步C. Qn+1與R同步 D. Qn+1與CP同步6. 不是最小項ABCD邏輯相鄰的最小項是()A. BCD B. ACD C. BD D. ABD7. 與相等的為（ ）A. B. C. 8. 測得某邏輯門輸入A、B和輸出F的波形如圖1所示，則F(A，B)的表達式是（ ）A. F=AB B. F=A+B C. D.圖19. 某邏輯函數(shù)的真值表見表1，則F的邏輯表達式是（ ）。A. 表1A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111000101B. C. D. 10. 要實現(xiàn)，JK觸發(fā)器的J、K取值應(yīng)

3、為（ ）。A J=K=0 B J=K=1 C J=0 K=1 11. 可以用來實現(xiàn)并/串轉(zhuǎn)換和串/并轉(zhuǎn)換的器件是( )A. 計數(shù)器 B. 全加器 C. 移位寄存器 D. 存儲器12. 下列觸發(fā)器中沒有計數(shù)功能的是（ ）A. RS觸發(fā)器 B. T觸發(fā)器 C. JK觸發(fā)器 D. T觸發(fā)器13. 某邏輯電路輸入A、B和輸出Y的波形如圖2所示，則此電路實現(xiàn)的邏輯功能是（ ）A. 與非 B. 或非 C. 異或 D. 異或非圖214. 若兩個邏輯函數(shù)相等，則它們必然相同的是（ ） A. 真值表 B. 邏輯表達式 C. 邏輯圖 D. 電路圖15. 能將輸入信號轉(zhuǎn)變成二進制代碼的電路稱為（ ）A. 譯碼器 B

4、. 編碼器 C. 數(shù)據(jù)選擇器 D. 數(shù)據(jù)分配器二、 填空題1. 完成下列數(shù)制之間的轉(zhuǎn)換（25.25）（）（）2. 十進制數(shù)7對應(yīng)的8421碼為，對應(yīng)的余3碼為。3. 用反演規(guī)則求出邏輯函數(shù)的反函數(shù) = 。4. 用公式法化簡 = 。5. 三態(tài)邏輯門，簡稱TSL門，該門的輸出有三種狀態(tài)，分別為 、 、 。6. 半導(dǎo)體數(shù)碼顯示器的內(nèi)部接法有兩種形式：共 接法和共 接法。7. 數(shù)字電路按照是否有記憶功能通常可分為兩類： 、 。8.集電極開路門（OC門）能夠?qū)崿F(xiàn)的功能為 ， ， 。9. 圖3中圖形符號依次表示、邏輯運算。圖310. 數(shù)字電路中的三極管一般工作在或狀態(tài)。11. 邏輯代數(shù)有、和邏輯非三種基本

5、運算。12. 如果輸入與輸出的關(guān)系是有0出1，全1出0，這是邏輯運算。全0出0，有1出1，這是邏輯運算。13. 一個三位二進制譯碼器的輸入線應(yīng)有根，輸出線最多有根。14. 常用的集成觸發(fā)器按功能可分為RS觸發(fā)器、 、 、和T觸發(fā)器。15. 若要存儲5位2進制數(shù)，需要 個觸發(fā)器。三、 簡答題1. 組合邏輯電路與時序邏輯電路有何區(qū)別?2. 同步時序邏輯電路與異步時序電路有何區(qū)別?3. 4-2線編碼器往往省略0輸入線，這是為什么？4. 實驗時只有74LS112雙JK觸發(fā)器，怎么將其轉(zhuǎn)換為T觸發(fā)器使用？5. 試給出常用的兩種實現(xiàn)組合邏輯函數(shù)的常用電路？四、 分析題1. 用卡諾圖化簡函數(shù)F(A,B,C,

6、D)=(0，7，9，11) +d (3，5，15)。 2. 如圖4是一片4選1數(shù)據(jù)選擇器實現(xiàn)F(A,B,C)函數(shù)，試寫出F表達式，并轉(zhuǎn)換成標準與或式。圖43. 寫出如圖5所示組合邏輯電路的表達式，列出真值表。圖54. 由四位二進制計數(shù)器74161及門電路組成的時序電路如圖6所示。要求畫出狀態(tài)轉(zhuǎn)換圖，說明電路為幾進制計數(shù)器。圖6五、 作圖題（9分）1. JK觸發(fā)器的CP，J, K端分別加上如圖7所示的波形時，試畫出Q端的輸出波形。設(shè)初始狀態(tài)為0。圖72. 基本R-S觸發(fā)器的電路如圖8所示，根據(jù)輸入波形畫出對應(yīng)的輸出Q波形。圖83. 畫出圖9所示電路的Q0、Q1的輸出波形，假設(shè)初始狀態(tài)皆為0。圖9

7、六、 設(shè)計題（30分）1. 設(shè)計一多數(shù)表決電路，要求A、B、C三人中只要有兩人以上（包括兩人）同意，則決議就能通過，但A還有決定權(quán)，即只要A同意，即使其他人不同意也能通過。假設(shè)同意用高電平“1”表示，不同意用低電平“0”表示；通過用高電平“1”表示，不通過用低電平“0”表示，輸出結(jié)果用變量F表示。試求：（1）列出真值表并寫出輸出的邏輯函數(shù)表達式；（2）化簡輸出邏輯函數(shù)，用與非門實現(xiàn)設(shè)計并畫出電路圖。2. 試用八選一數(shù)據(jù)選擇器74151實現(xiàn)邏輯函數(shù)F=(1，3，5，6)，要求寫出分析過程，畫出邏輯電路圖。3. 采用集成譯碼器74LS138和必要的門電路實現(xiàn)邏輯函數(shù)功能F（A，B，C，D）=m1+m5+m9，要求寫出分析過程，給出連接線路圖。4. 設(shè)計一個101串行序列檢測電路，當電路檢測到輸入連續(xù)出現(xiàn)101時輸出為1，否則為0.畫出狀態(tài)轉(zhuǎn)移圖和邏輯電路圖。5. 試用計數(shù)器74LS161和八選一數(shù)據(jù)選擇器74LS151構(gòu)成序列信號發(fā)生器，產(chǎn)生一個8位的序列信號，畫出連接線路圖。6. 用74LS161設(shè)計一個實現(xiàn)模8的記數(shù)器，并且用7段字型數(shù)碼管