1、VHDL數(shù)據(jù)類型,FPGA應(yīng)用技術(shù),二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,在VHDL程序中，我們經(jīng)常會(huì)遇到這樣的語(yǔ)句： Signal A : std_logic; Variable B : std_logic_vector(7 downto 0); Constant C : integer;,數(shù)據(jù)對(duì)象類型,數(shù)據(jù)類型,數(shù)據(jù)對(duì)象名,VHDL語(yǔ)言中的基本數(shù)據(jù)類型,邏輯類型,數(shù)值類型,布爾代數(shù)(Boolean),位 (Bit),標(biāo)準(zhǔn)邏輯 (Std_Logic),整數(shù) (Integer),實(shí)數(shù) (Real),二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,邏輯數(shù)據(jù)類型,（1）布爾代數(shù)（Boolean）型 ； （2）位（Bit

2、）； （3）標(biāo)準(zhǔn)邏輯（Std_logic）；,type BIT is (0, 1);,type BOOLEAN is (FALSE, TRUE) ;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,標(biāo)準(zhǔn)邏輯類型 Type Std_Logic Is ( U, -Undefined(未初始化) X , -Forcing Unknown（強(qiáng)未知） 0 , -Forcing 0（強(qiáng)0） 1 , -Forcing 1（強(qiáng)1） Z , -Hign Impedance（高阻） W, -Weak Unknown（弱未知） L , -Weak 0（弱0） H , -Weak 1（弱1） - , -Dont Care（忽略） )

3、,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,標(biāo)準(zhǔn)邏輯類型對(duì)數(shù)字邏輯電路的邏輯特性描述更加完整，真實(shí)，因此在VHDL程序中，對(duì)邏輯信號(hào)的定義通常采用標(biāo)準(zhǔn)邏輯類型,邏輯序列,位序列 (Bit_Vector),標(biāo)準(zhǔn)邏輯序列 (Std_Logic_Vector),二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,Signal data: Std_Logic_Vector( 7 downto 0); Signal addr: Bit_Vector ( 0 to 3);,序列的范圍大小聲明方式：To, Downto,序列的使用,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,序列的分解與合成 Signal A: Std_Logic_Vector(

4、3 downto 0); Signal B: Std_Logic_Vector( 0 to 3); Signal C: Std_Logic_Vector( 0 to 1); Signal D: Std_Logic_Vector( 1 downto 0); C= A( 2 downto 1); B= A(3) ,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,數(shù)值類型 （1）整數(shù) Type Integer Is Range -231 231-1 限定整數(shù)取值范圍的方法： Signal A: Integer; Signal B: Integer Range 0 to 7; Signal C: Integer Ra

5、nge -1 to 1;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,無(wú)符號(hào)數(shù) Unsigned 與標(biāo)準(zhǔn)邏輯序列相似，聲明時(shí)必須指明其 位數(shù)。 Signal A : Unsigned(3 downto 0); Signal B : Unsigned( 7 downto 0); 注意: 必須使用downto形式。,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,（2）實(shí)數(shù) Type Real Is Range -1.7E38 to 1.7E38; 實(shí)數(shù)類型的表示可用科學(xué)計(jì)數(shù)形式或者帶小數(shù)點(diǎn)的形式。,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,VHDL中的運(yùn)算符,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,算術(shù)運(yùn)算符： +加-減*乘/除*乘方mod

6、求模 rem求余 abs求絕對(duì)值,邏輯運(yùn)算： and 邏輯與or邏輯或nand與非nor 或非xor 異或xnor同或not 邏輯非,關(guān)系運(yùn)算符： =等于/=不等于大于=大于或等于 注：其中=操作符也用于表示信號(hào)的賦值操作。, Signal A: state;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,(2) 數(shù)組類型 Type 數(shù)組名稱 is Array(范圍) of 數(shù)據(jù)類型； 例子： Type Byte is Array(7 downto 0) of Bit; Signal sdo: Byte;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,數(shù)據(jù)類型的轉(zhuǎn)換 在VHDL語(yǔ)言里，不同類型的數(shù)據(jù)信號(hào)之間不能互相賦值。

7、當(dāng)需要不同類型數(shù)據(jù)之間傳遞信息時(shí)，就需要類型轉(zhuǎn)換函數(shù)將其中的一種類型數(shù)據(jù)轉(zhuǎn)換為另一中數(shù)據(jù)類型后，再進(jìn)行信號(hào)的傳遞。,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,例如： Signal Y : Std_logic_vector(7 downto 0); Signal X : Integer range 0 to 255; Y= CONV_STD_LOGIC_VECTOR(X,8);,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,CONV_INTEGER 將數(shù)據(jù)類型 UNSIGNED, SIGNED轉(zhuǎn)換為INTEGER 類型. CONV_UNSIGNED 將數(shù)據(jù)類型INTEGER, SIGNED轉(zhuǎn)換為UNSIGNED 類型.

8、 CONV_SIGNED 將數(shù)據(jù)類型INTEGER, UNSIGNED轉(zhuǎn)換為SIGNED類型. CONV_STD_LOGIC_VECTOR 將數(shù)據(jù)類型INTEGER, UNSIGNED, SIGNED, STD_LOGIC轉(zhuǎn)換為STD_LOGIC_VECTOR 類型.,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,數(shù)據(jù)對(duì)象,常 量,信 號(hào),變 量,(Data Objects),二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,(1) 常量 定義格式: Constant 常量名稱: 數(shù)據(jù)類型 :=給定值； 常量通常來(lái)來(lái)定義延遲和功耗等參數(shù)。注意！常數(shù)定義的同時(shí)進(jìn)行賦初值。常數(shù)可以在實(shí)體說(shuō)明、結(jié)構(gòu)體描述中使用。,二、VHDL數(shù)據(jù)

9、類型與數(shù)據(jù)對(duì)象,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; -必需定義+ entity exam1 is port (ip : in std_logic_vector(3 downto 0); op : out std_logic_vector(3 downto 0); end exam1; architecture m1 of exam1 is constant num : integer := 6; begin op = ip + num; end m1;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)

10、對(duì)象,(2) 信號(hào) 定義格式 Signal 信號(hào)名稱: 數(shù)據(jù)類型 :=初始值； 信號(hào)相當(dāng)于電路內(nèi)部元件之間的物理連線,因 此信號(hào)的賦值有一定的延遲時(shí)間.,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,“信號(hào)”數(shù)據(jù)對(duì)象，代表電路內(nèi)部信號(hào)或連接線路，其在元件之間起互連作用。,注意！信號(hào)定義的時(shí)候盡管可以直接賦初值，但系統(tǒng)往往忽略。 建議信號(hào)對(duì)象定義后再進(jìn)行賦值。,信號(hào)為全局量。,在實(shí)體說(shuō)明、結(jié)構(gòu)體描述和程序包說(shuō)明中使用。,信號(hào)賦值的語(yǔ)法格式為：信號(hào)名 = 表達(dá)式； 如：Signal S1 : Std_logic_vector(3 Downto 0); S1 = “0000”;,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,（

11、3）變量 定義格式 Variable 變量名稱: 數(shù)據(jù)類型 :=初始值； 變量只能用于“進(jìn)程” 之中,變量的賦值是立即生效的,常用于高層次抽象的算法描述 當(dāng)中。,二、VHDL數(shù)據(jù)類型與數(shù)據(jù)對(duì)象,“變量”數(shù)據(jù)對(duì)象，它用于對(duì)中間數(shù)據(jù)的臨時(shí)存儲(chǔ)，并不一定代表電路的某一組件。,注意！變量定義的時(shí)候盡管可以直接賦初值，但系統(tǒng)往往忽略。 建議變量對(duì)象定義后再進(jìn)行賦值。,變量為局部量。,僅限于進(jìn)程(Process)或子程序中使用。,變量賦值的語(yǔ)法格式為：目標(biāo)變量:=表達(dá)式； 如：Variable S1 : Std_logic_vector(3 Downto 0); S1 := “0000”;,二、VHDL數(shù)

12、據(jù)類型與數(shù)據(jù)對(duì)象,信號(hào)和變量的比較,（1）信號(hào)和變量的對(duì)應(yīng)關(guān)系不同：信號(hào)代表電路內(nèi)部信號(hào)或連接線路；而變量則不是。,（2）信號(hào)和變量聲明的位置不同：信號(hào)聲明在子程序、進(jìn)程的外部；而變量聲明在子程序、進(jìn)程的內(nèi)部。,（3）信號(hào)為全局量，而變量只在定義它的域中才可見(jiàn)。因此，變量不能在兩個(gè)進(jìn)程之間傳遞信息。,（4）在一個(gè)進(jìn)程中多次為一個(gè)信號(hào)賦值時(shí)，只有最后一個(gè)值會(huì)起作用；而變量則不同，每次賦值都會(huì)改變它的值。,（5）賦值不同。在進(jìn)程中，信號(hào)賦值只有在進(jìn)程結(jié)束時(shí)起作用，而變量賦值是立即進(jìn)行的。而且賦值符號(hào)不同：信號(hào)賦值為“=”，變量賦值為“:=”。,數(shù)據(jù)對(duì)象屬性,（1）數(shù)值類屬性： （數(shù)組類型的數(shù)據(jù)對(duì)象

13、） 數(shù)值類屬性有 left, right, low, high, length。 其中用符號(hào) 隔開(kāi)對(duì)象名及其屬性。 left表示數(shù)組的左邊界； right表示數(shù)組的右邊界； low表示數(shù)組的下邊界； high表示數(shù)組的上邊界； length表示數(shù)組的長(zhǎng)度。,如： Signal A : std_logic_vector(7 downto 0); Signal B : std_logic_vector(0 to 3); 則這兩個(gè)信號(hào)的屬性值分別為： Aleft=7; Aright=0; Alow=0; Ahigh=7; Alength=8; Bleft=0; Bright=3; Blow=0; B

14、high=3; Blength=4;,數(shù)據(jù)對(duì)象屬性,（2）event屬性： event屬性，它的值為布爾型，如果剛好有事件發(fā)生在該屬性所附著的信號(hào)上（即信號(hào)有變化），則其取值為T(mén)rue，否則為False。 利用此屬性可識(shí)別時(shí)鐘信號(hào)的變化情況，即時(shí)鐘是否發(fā)生。,數(shù)據(jù)對(duì)象屬性,例如：時(shí)鐘邊沿表示：signal clk : in std_logic; If( clkevent and clk=1 )then Q=Q+1;則clkevent and clk=1表示時(shí)鐘的上升沿。即時(shí)鐘變化了，且其值為1。 clkevent and clk=0表示時(shí)鐘的下降沿。即時(shí)鐘變化了，且其值為0。,數(shù)據(jù)對(duì)象屬性,例

15、2:設(shè)計(jì)組合邏輯電路,設(shè)計(jì)一個(gè)1bit全加器。 輸入 X,Y,CI 輸出 Z,CO,library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity full_bit_adder is port(a,b,ci:in std_logic; y,cout:out std_logic); end full_bit_adder;,architecture bh1 of full_bit_adder is begin y = (not a)and

16、 (not b)and ci) or (not a)and (b) and (not ci) or (a)and (not b)and(not ci) or (a) and (b)and(ci); cout = (b and ci) or (a and ci) or (a and b); end bh1;,architecture bh2 of full_bit_adder is begin y = a xor b xor ci; cout = (a and b) or (a and ci) or (b and ci); end bh2; configuration con1 of full_

17、bit_adder is for bh2 end for; end con1;,（1）觸發(fā)器設(shè)計(jì),D Q CP,D觸發(fā)器,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dff IS PORT( cp,d: IN STD_LOGIC; q: OUT STD_LOGIC); END dff;,ARCHITECTURE a OF dff IS BEGIN process(cp) begin if cpevent and cp=1 then q=d; end if; end process; END a;,(3) 計(jì)數(shù)器設(shè)計(jì),計(jì) 數(shù) 器,CLK,Q,LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; USE ieee.std_logic_arith.ALL; ENTITY counter IS PORT( clk: in STD_LOGIC; q: buffer STD_LOGIC_vector(3 downto 0); END