1、采集器測試儀 FPGA 設計方案1. 程序功能（1）與外圍系統(tǒng)進行數(shù)據(jù)交互，模擬采集器（8路新寧光電內部協(xié)議，1路國網(wǎng)協(xié)議）的數(shù)據(jù)發(fā)送；（2）發(fā)送數(shù)據(jù)的微分、插值處理；（后續(xù)功能） （3）12路DI，6路DO控制。2. 流程描述系統(tǒng)架構如下：FPGA外圍系統(tǒng)（組織待發(fā)送的數(shù)據(jù)）采集器發(fā)送1采集器發(fā)送9DI輸入DO輸出DI、DO數(shù)據(jù)交互采集器數(shù)據(jù)交互同步發(fā)送脈沖系統(tǒng)架構圖以模擬采集器的采樣周期（100us）為采樣數(shù)據(jù)交互周期。每個采樣周期到達后，外圍系統(tǒng)向FPGA發(fā)送一個同步脈沖，通知FPGA發(fā)送一采樣點的采集器數(shù)據(jù)（或接收DI、發(fā)送DO），同時與FPGA片內雙口ram進行一次數(shù)據(jù)交互。FPGA

2、片內雙口ram分為ram區(qū)域1和ram區(qū)域2，采用乒乓操作，每次外圍系統(tǒng)的數(shù)據(jù)交互與FPGA自身的數(shù)據(jù)處理操作不同ram區(qū)域，操作結束后ram區(qū)域自動交替。每次收到外圍系統(tǒng)的同步脈沖后，F(xiàn)PGA將本點待發(fā)送的所有采集器數(shù)據(jù)串行寫入各采集器發(fā)送緩沖（或串行將待發(fā)送DO寫入發(fā)送緩沖并從接收緩沖串行讀入DI），所有緩沖數(shù)據(jù)操作完畢后，F(xiàn)PGA同步并行發(fā)送緩沖區(qū)數(shù)據(jù)。FPGA從接收到外圍系統(tǒng)的同步脈沖到并行發(fā)送各采集器數(shù)據(jù)間延遲固定并可精確計算。4. 數(shù)據(jù)格式4.1 外圍系統(tǒng)與FPGA數(shù)據(jù)交互格式（1采樣周期）（1）采集器模擬應用（寫入數(shù)據(jù)）字節(jié)數(shù)存儲內容備注1msb 采集器1采樣通道1 lsb新寧光

3、電采集器（3通道）協(xié)議1點數(shù)據(jù)23msb 采集器1采樣通道2 lsb45msb 采集器1采樣通道3 lsb67msb 采集器狀態(tài)信息 lsb8msb CRC lsb916采集器2數(shù)據(jù)（共8字節(jié)）同上1727采集器3數(shù)據(jù)（共8字節(jié)）同上2832采集器4數(shù)據(jù)（共8字節(jié)）同上3340采集器5數(shù)據(jù)（共8字節(jié)）同上4148采集器6數(shù)據(jù)（共8字節(jié)）同上4856采集器7數(shù)據(jù)（共8字節(jié)）同上5764采集器8數(shù)據(jù)（共8字節(jié)）同上65112采集器9數(shù)據(jù)（共48字節(jié)）國網(wǎng)采集器協(xié)議1點數(shù)據(jù)注1：新寧光電采集器協(xié)議中CRC的計算方法為前7字節(jié)累加后取反；注2：國網(wǎng)采集器協(xié)議按最大數(shù)據(jù)格式（協(xié)議4）考慮；（2）開關設備

4、模擬應用DO數(shù)據(jù)（寫入數(shù)據(jù)）字節(jié)數(shù)存儲內容備注1DO數(shù)據(jù)12DO數(shù)據(jù)23DO數(shù)據(jù)34DO數(shù)據(jù)45DO數(shù)據(jù)56DO數(shù)據(jù)67保留8保留注：每路DO數(shù)據(jù)占用1字節(jié)，0x55表示合閘，0xAA表示分閘；DI數(shù)據(jù)（讀出數(shù)據(jù)）字節(jié)數(shù)存儲內容備注1DI數(shù)據(jù)12DI數(shù)據(jù)23DI數(shù)據(jù)34DI數(shù)據(jù)45DI數(shù)據(jù)56DI數(shù)據(jù)67DI數(shù)據(jù)78DI數(shù)據(jù)89DI數(shù)據(jù)910DI數(shù)據(jù)1011DI數(shù)據(jù)1112DI數(shù)據(jù)12注：每路DI數(shù)據(jù)占用1字節(jié)，0x55表示閉合，0xAA表示斷開；5. 其他5.1 應用接口（1）外圍系統(tǒng)數(shù)據(jù)總線（D0-D31） 32 （雙向）地址總線 (A0-A7) 8 （外圍系統(tǒng)至FPGA）寫信號線 (WE

5、) 1 （外圍系統(tǒng)至FPGA）讀寫脈沖 (CLK) 1 （外圍系統(tǒng)至FPGA）同步脈沖 (SYN) 1 （外圍系統(tǒng)至FPGA）備用 (IO0-IO4) 5 （雙向）（排列順序詳見“外圍系統(tǒng).sch”和“外圍系統(tǒng).pcb”, “外圍系統(tǒng).pcb”中箭頭是指：天線需朝箭頭所指的方向伸出，J1和J2用2.54mm間距的雙排針）5.2 同步發(fā)送脈沖電平10同步發(fā)送脈沖如上圖，高電平有效。脈沖周期為采集器采樣周期（每周波采樣點數(shù)200點時，脈沖周期為100us），高電平脈寬為10us。5.3 采樣率默認采樣率為10000點/s?？紤]采樣率兼容，在最大采樣率為20000點/s時，采樣周期50us，足夠外圍

6、系統(tǒng)與FPGA交互1點數(shù)據(jù)。若需要同時發(fā)送不同采樣率采集器數(shù)據(jù)，外圍系統(tǒng)可統(tǒng)一按20000點/s數(shù)據(jù)與FPGA交互，由FPGA按實際采樣率需求抽取發(fā)送。5.4 與外圍系統(tǒng)交互流程（1）外圍系統(tǒng)寫入數(shù)據(jù)至FPGA在寫入過程中，外圍系統(tǒng)將“寫信號線”一直置高，表示將向FPGA內寫入數(shù)據(jù)，然后向FPGA發(fā)起讀寫脈沖（脈沖周期不小于20ns），在每個讀寫脈沖的上升沿，外圍系統(tǒng)將數(shù)據(jù)總線上的32bit數(shù)據(jù)寫入FPGA片內ram對應地址。按目前一次最大寫入112字節(jié)計算，在讀寫脈沖周期為100ns的情況下，完成一次寫入過程只需2.8us，遠小于采樣周期100us，不會出現(xiàn)時序問題。（2）外圍系統(tǒng)從FPGA讀出數(shù)據(jù)在讀出過程中，外圍系統(tǒng)將“寫信號線”一直置低， 表示將從FPGA內讀出數(shù)據(jù)，然后向FPGA發(fā)起讀寫脈沖（脈沖周期不小于20ns），在每個讀寫脈沖的上升沿，外圍系統(tǒng)將FPGA片內ram對應地址的32bit數(shù)據(jù)讀出到數(shù)據(jù)總線；讀出字節(jié)數(shù)較少，不考慮時序問題。（3）同步脈沖控制外圍系統(tǒng)通過同步脈沖對FPGA進行采樣率控制。FPGA檢測到同步脈沖在高電平持續(xù)10us后，認為本次同步脈沖有效，在該次同步脈沖的下降沿，交換片內ram的操作區(qū)域（乒乓操作），同時準備本次的采集器數(shù)據(jù)發(fā)送（或DO數(shù)據(jù)的發(fā)送及DI數(shù)據(jù)的讀?。Ｍ鈬到y(tǒng)在同步脈沖發(fā)送的下降沿開始，延遲5us后（讓FPGA足夠進