概述,第3章組合邏輯電路,組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),加法器和數(shù)值比較器,數(shù)據(jù)選擇器與數(shù)據(jù)分配器,譯碼器,編碼器,組合邏輯電路的分析和設(shè)計(jì)方法,本章小結(jié),1,主要要求：,掌握組合邏輯電路和時(shí)序邏輯電路的概念。,了解組合邏輯電路的特點(diǎn)與描述方法。,概述,2,一、組合邏輯電路的概念,指任何時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的組合，而與電路原有的狀態(tài)無(wú)關(guān)的電路。,數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為,指任何時(shí)刻的輸出不僅取決于該時(shí)刻輸入信號(hào)的組合，而且與電路原有的狀態(tài)有關(guān)的電路。,3,二、組合邏輯電路的特點(diǎn)與描述方法,組合電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。,4,主要要求：,理解組合邏輯電路分析與設(shè)計(jì)的基本方法。,熟練掌握邏輯功能的邏輯表達(dá)式、真值表、卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。,3.1組合邏輯電路的分析方法和設(shè)計(jì)方法,5,一、組合邏輯電路的基本分析方法,分析思路：,基本步驟：,根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。,6,例分析下圖所示邏輯電路的功能。,解：,(1)寫出輸出邏輯函數(shù)式,Y,Y1,(3)分析邏輯功能,根據(jù)異或功能可列出真值表如右表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。,通過(guò)分析真值表特點(diǎn)來(lái)說(shuō)明功能。,A、B、C三個(gè)輸入變量中，有奇數(shù)個(gè)1時(shí)，輸出為1，否則輸出為0。因此，圖示電路為三位判奇電路，又稱奇校驗(yàn)電路。,7,初學(xué)者一般從輸入向輸出逐級(jí)寫出各個(gè)門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個(gè)電路的輸出邏輯式。,由Si表達(dá)式可知，當(dāng)輸入有奇數(shù)個(gè)1時(shí)，Si=1，否則Si=0。,例分析下圖電路的邏輯功能。,解：,(2)列真值表,(1)寫出輸出邏輯函數(shù)式,由Ci-1表達(dá)式可畫出其卡諾圖為：,可列出真值表為,(3)分析邏輯功能,將兩個(gè)一位二進(jìn)制數(shù)Ai、Bi與低位來(lái)的進(jìn)位Ci-1相加，Si為本位和，Ci為向高位產(chǎn)生的進(jìn)位。這種功能的電路稱為全加器。,8,二、組合邏輯電路的基本設(shè)計(jì)方法,設(shè)計(jì)思路：,基本步驟：,分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。,分析設(shè)計(jì)要求并列出真值表求最簡(jiǎn)輸出邏輯式畫邏輯圖。,首先分析給定問(wèn)題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號(hào)與邏輯取值(即規(guī)定它們何時(shí)取值0，何時(shí)取值1)。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。,根據(jù)真值表用代數(shù)法或卡諾圖法求最簡(jiǎn)與或式，然后根據(jù)題中對(duì)門電路類型的要求，將最簡(jiǎn)與或式變換為與門類型對(duì)應(yīng)的最簡(jiǎn)式。,9,下面通過(guò)例題學(xué)習(xí)如何設(shè)計(jì)組合邏輯電路,(一)單輸出組合邏輯電路設(shè)計(jì)舉例,例設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，則提案通過(guò)，但A具有否決權(quán)。用與非門實(shí)現(xiàn)。,解：,(1)分析設(shè)計(jì)要求，列出真值表,設(shè)A、B、C同意提案時(shí)取值為1，不同意時(shí)取值為0；Y表示表決結(jié)果，提案通過(guò)則取值為1，否則取值為0?？傻谜嬷当砣缬?。,(2)化簡(jiǎn)輸出函數(shù),Y=AC+AB,用與非門實(shí)現(xiàn),，并求最簡(jiǎn)與非式,10,(3)根據(jù)輸出邏輯式畫邏輯圖,(二)多輸出組合邏輯電路設(shè)計(jì)舉例,11,解：,(2)求最簡(jiǎn)輸出函數(shù)式,Ci=AiBi,(3)畫邏輯圖,例試設(shè)計(jì)半加器電路。,將兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮低位進(jìn)位的運(yùn)算電路，稱為半加器。,(1)分析設(shè)計(jì)要求，列真值表。,12,半加器電路能用與非門實(shí)現(xiàn)嗎？,用與非門實(shí)現(xiàn)的半加器電路為,13,主要要求：,理解編碼的概念。,理解常用編碼器的類型、邏輯功能和使用方法。,3.2編碼器,14,一、編碼器的概念與類型,編碼,將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過(guò)程。,實(shí)現(xiàn)編碼功能的電路,15,用n位二進(jìn)制數(shù)碼對(duì)2n個(gè)輸入信號(hào)進(jìn)行編碼的電路。,二、二進(jìn)制編碼器,由圖可寫出編碼器的輸出邏輯函數(shù)為,由上式可列出真值表為,原碼輸出,被編信號(hào)高電平有效。,8線3線編碼器,16,三、二十進(jìn)制編碼器,將09十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱十進(jìn)制編碼器。,原碼輸出,10線4線編碼器,被編信號(hào)高電平有效,17,為何要使用優(yōu)先編碼器？,四、優(yōu)先編碼器(即PriorityEncoder),允許同時(shí)輸入數(shù)個(gè)編碼信號(hào)，并只對(duì)其中優(yōu)先權(quán)最高的信號(hào)進(jìn)行編碼輸出的電路。,普通編碼器在任何時(shí)刻只允許一個(gè)輸入端請(qǐng)求編碼，否則輸出發(fā)生混亂。,18,二-十進(jìn)制優(yōu)先編碼器CT74LS147,反碼輸出,依次類推,19,主要要求：,理解譯碼的概念。,掌握二進(jìn)制譯碼器CT74LS138的邏輯功能和使用方法。,3.3譯碼器,理解其他常用譯碼器的邏輯功能和使用方法。,掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法。,20,一、譯碼的概念與類型,譯碼是編碼的逆過(guò)程。,將表示特定意義信息的二進(jìn)制代碼翻譯出來(lái)。,實(shí)現(xiàn)譯碼功能的電路,21,二、二進(jìn)制譯碼器,將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號(hào)的電路。,譯碼輸出高電平有效,譯碼輸出低電平有效,2-4線譯碼器電路與工作原理演示,22,(一)3線8線譯碼器CT74LS138簡(jiǎn)介,(一)3線8線譯碼器CT74LS138簡(jiǎn)介,3位二進(jìn)制碼輸入端,8個(gè)譯碼輸出端低電平有效。,實(shí)物圖片,23,允許譯碼器工作,禁止譯碼,0,0,輸出邏輯函數(shù)式,二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項(xiàng)。,24,(二)用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù),25,由于有A、B、C三個(gè)變量，故選用3線-8線譯碼器。,解：,(1)根據(jù)邏輯函數(shù)選擇譯碼器,例試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù),選用3線-8線譯碼器CT74LS138，并令A(yù)2=A，A1=B，A0=C。,(2)將函數(shù)式變換為標(biāo)準(zhǔn)與-或式,(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路,26,(4)畫連線圖,27,例試用譯碼器實(shí)現(xiàn)全加器。,解：,(1)分析設(shè)計(jì)要求，列出真值表,設(shè)被加數(shù)為Ai，加數(shù)為Bi，低位進(jìn)位數(shù)為Ci-1。輸出本位和為Si，向高位的進(jìn)位數(shù)為Ci。,列出全加器的真值表如下：,(3)選擇譯碼器,選用3線8線譯碼器CT74LS138。并令A(yù)2=Ai，A1=Bi，A0=Ci-1。,(2)根據(jù)真值表寫函數(shù)式,28,(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路,(5)畫連線圖,29,(三)譯碼器的擴(kuò)展,低位片,高位片,(三)譯碼器的擴(kuò)展,例如兩片CT74LS138組成的4線16線譯碼器。,16個(gè)譯碼輸出端,4位二進(jìn)制碼輸入端,低3位碼從各譯碼器的碼輸入端輸入。,STA不用，應(yīng)接有效電平1。,作4線16線譯碼器使能端，低電平有效。,30,CT74LS138組成的4線16線譯碼器工作原理,31,將BCD碼的十組代碼譯成09十個(gè)對(duì)應(yīng)輸出信號(hào)的電路，又稱4線10線譯碼器。,三、二十進(jìn)制譯碼器,8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。,10個(gè)譯碼輸出端，低電平0有效。,32,0,0,0,1,33,四、數(shù)碼顯示譯碼器,將輸入的BCD碼譯成相應(yīng)輸出信號(hào)，以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。,(一)數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意,34,(二)數(shù)碼顯示器簡(jiǎn)介,數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。,1.七段半導(dǎo)體數(shù)碼顯示器(LED),顯示的數(shù)字形式,35,VCC+5V,串接限流電阻,ag和DP為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。,ag和DP為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。,共陽(yáng)接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。,共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。,36,即液態(tài)晶體,2.液晶顯示器(LCD),點(diǎn)亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。,液晶顯示原理：無(wú)外加電場(chǎng)作用時(shí)，液晶分子排列整齊，入射的光線絕大部分被反射回來(lái)，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓時(shí)，液晶中的導(dǎo)電正離子作定向運(yùn)動(dòng)，在運(yùn)動(dòng)過(guò)程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對(duì)入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。當(dāng)外加電壓斷開(kāi)后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。,37,3.七段顯示譯碼器,消隱控制端，低電平有效。,8421碼輸入端,譯碼驅(qū)動(dòng)輸出端，高電平有效。,38,允許數(shù)碼顯示,偽碼,相應(yīng)端口輸出有效電平1，使顯示相應(yīng)數(shù)字。,輸入BCD碼,禁止數(shù)碼顯示,數(shù)碼顯示器結(jié)構(gòu)及譯碼顯示原理演示,39,主要要求：,理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。,理解常用數(shù)據(jù)選擇器的邏輯功能及其使用。,掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路的方法。,3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器,40,一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用,數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出的電路.,又稱多路選擇器(Multiplexer，簡(jiǎn)稱MUX)或多路開(kāi)關(guān)。,多路輸入,一路輸出,地址碼輸入,Y=D1,D1,常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。,數(shù)據(jù)選擇器的輸入信號(hào)個(gè)數(shù)N與地址碼個(gè)數(shù)n的關(guān)系為N=2n,41,數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。,Demultiplexer，簡(jiǎn)稱DMUX,一路輸入,多路輸出,地址碼輸入,Y1=D,D,42,二、數(shù)據(jù)選擇器的邏輯功能及其使用,1.8選1數(shù)據(jù)選擇器CT74LS151,8路數(shù)據(jù)輸入端,地址信號(hào)輸入端,互補(bǔ)輸出端,使能端，低電平有效,4選1數(shù)據(jù)選擇器電路與工作原理動(dòng)畫演示,實(shí)物圖片,43,44,因?yàn)槿鬉2A1A0=000，則,因?yàn)槿鬉2A1A0=010，則,Y=D0,Y=D2,CT74LS151輸出函數(shù)表達(dá)式,=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7,45,2.雙4選1數(shù)據(jù)選擇器CC14539,兩個(gè)數(shù)據(jù)選擇器的公共地址輸入端。,數(shù)據(jù)選擇器1的輸出,數(shù)據(jù)選擇器1的數(shù)據(jù)輸入、使能輸入。,數(shù)據(jù)選擇器2的數(shù)據(jù)輸入、使能輸入。,數(shù)據(jù)選擇器2的輸出,46,使能端低電平有效,數(shù)據(jù)選擇器2的邏輯功能同理。,47,CC14539數(shù)據(jù)選擇器輸出函數(shù)式,48,三、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù),由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。,例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3當(dāng)D0=D1=D2=D3=1時(shí)，Y=m0+m1+m2+m3。,當(dāng)D0D3為0、1的不同組合時(shí)，Y可輸出不同的最小項(xiàng)表達(dá)式。,而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，,當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。,因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。,49,CT74LS151有A2、A1、A0三個(gè)地址輸入端，正好用以輸入三變量A、B、C。,例試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)Y=AB+AC+BC。,該題可用代數(shù)法或卡諾圖法求解。,Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151。,代數(shù)法求解,解：,(2)寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式,(3)寫出數(shù)據(jù)選擇器的輸出表達(dá)式,(4)比較Y和Y兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系,(1)選擇數(shù)據(jù)選擇器,令A(yù)=A2，B=A1，C=A0,50,(5)畫連線圖,即可得輸出函數(shù),51,(1)選擇數(shù)據(jù)選擇器,選用CT74LS151,(2)畫出Y和數(shù)據(jù)選擇器輸出Y的卡諾圖,(3)比較邏輯函數(shù)Y和Y的卡諾圖,設(shè)Y=Y、A=A2、B=A1、C=A0,對(duì)比兩張卡諾圖后得,(4)畫連線圖,卡諾圖法求解,解：,與代數(shù)法所得圖相同,52,主要要求：,理解加法器的邏輯功能及應(yīng)用。,了解數(shù)值比較器的作用。,3.5加法器和數(shù)值比較器,53,一、加法器,(一)加法器基本單元,54,55,(二)多位加法器,實(shí)現(xiàn)多位加法運(yùn)算的電路,其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。,其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。,56,串行進(jìn)位加法器舉例,57,超前進(jìn)位加法器舉例：CT74LS283,相加結(jié)果讀數(shù)為C3S3S2S1S0,4位二進(jìn)制加數(shù)B輸入端,4位二進(jìn)制加數(shù)A輸入端,低位片進(jìn)位輸入端,本位和輸出端,向高位片的進(jìn)位輸出,58,二、數(shù)值比較器,DigitalComparator，又稱數(shù)字比較器。用于比較兩個(gè)數(shù)的大小。,(一)1位數(shù)值比較器,59,(二)多位數(shù)值比較器,可利用1位數(shù)值比較器構(gòu)成,比較原理：從最高位開(kāi)始逐步向低位進(jìn)行比較。,例如比較A=A3A2A1A0和B=B3B2B1B0的大?。?若A3B3，則AB；若A3B；若A2B2，則AB；若A2=B2，則再去比較更低位。,依次類推，直至最低位比較結(jié)束。,60,主要要求：,了解競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因和消除措施。,3.6組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn),61,一、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其危害,當(dāng)信號(hào)通過(guò)導(dǎo)線和門電路時(shí)，將產(chǎn)生時(shí)間延遲。因此，同一個(gè)門的一組輸入信號(hào)，由于它們?cè)诖饲巴ㄟ^(guò)不同數(shù)目的門，經(jīng)過(guò)不同長(zhǎng)度導(dǎo)線的傳輸，到達(dá)門輸入端的時(shí)間會(huì)有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。,邏輯門因輸入端的競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖的現(xiàn)象，稱為冒險(xiǎn)。,可能導(dǎo)致錯(cuò)誤動(dòng)作,62,二、競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因及消除方法,負(fù)尖峰脈沖冒險(xiǎn)舉例,可見(jiàn)，在組合邏輯電路中，當(dāng)一個(gè)門電路(如G2)輸入兩個(gè)向相反方向變化的互補(bǔ)信號(hào)時(shí)，則在輸出端可能會(huì)產(chǎn)生尖峰干擾脈沖。,正尖峰脈沖冒險(xiǎn)舉例,理想,考慮門延時(shí),理想,考慮門延時(shí),63,由于尖峰干擾脈沖的寬度很窄，在可能產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入一個(gè)容量為幾十皮法的電容就可吸收掉尖峰干擾脈沖。,消除冒險(xiǎn)的方法：,64,組合邏輯電路指任一時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的取值組合，而與電路原有狀態(tài)無(wú)關(guān)的電路。它在邏輯功能上的特點(diǎn)是：沒(méi)有存儲(chǔ)和記憶作用；在電路結(jié)構(gòu)上的特點(diǎn)是：由各種門電路組成，不含記憶單元，只存在從輸入到輸出的通路，沒(méi)有反饋回路。,本章小結(jié),65,組合邏輯電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。,組合邏輯電路的基本分析方法是：根據(jù)給定電路逐級(jí)寫出輸出函數(shù)式，并進(jìn)行必要的化簡(jiǎn)和變換，然后列出