成成 績(jī)績(jī) 評(píng)評(píng) 定定 表表 學(xué)生姓名班級(jí)學(xué)號(hào) 專 業(yè) 電子科學(xué)與 技術(shù) 課程設(shè)計(jì)題目 四輸入與非門電 路和版圖設(shè)計(jì) 評(píng) 語 組長(zhǎng)簽字： 成績(jī) 日期 2013 年 月 日 課程設(shè)計(jì)任務(wù)書課程設(shè)計(jì)任務(wù)書 學(xué) 院信息科學(xué)與工程學(xué)院專 業(yè)電子科學(xué)與技術(shù) 學(xué)生姓名楊光銳班級(jí)學(xué)號(hào) 1003040106 課程設(shè)計(jì)題目四輸入與非門電路和版圖設(shè)計(jì) 實(shí)踐教學(xué)要求與任務(wù)實(shí)踐教學(xué)要求與任務(wù): : 1.用 tanner 軟件中的 S-Edit 編輯四輸入與非門電路原理圖。 2.用 tanner 軟件中的 TSpice 對(duì)四輸入與非門電路進(jìn)行仿真并觀察波形。 3.用 tanner 軟件中的 L-Edit 繪制四輸入與非門版圖，并進(jìn)行 DRC 驗(yàn)證。 4.用 tanner 軟件中的 TSpice 對(duì)版圖電路進(jìn)行仿真并觀察波形。 5.用 tanner 軟件中的 layout-Edit 對(duì)電路網(wǎng)表進(jìn)行 LVS 檢驗(yàn)觀察原理圖與版圖的匹配 程度。 工作計(jì)劃與進(jìn)度安排工作計(jì)劃與進(jìn)度安排: : 第一周 周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計(jì)。 周二：熟悉軟件操作方法。 周三四：畫電路圖 周五：電路仿真。 第二周 周一二：畫版圖。 周三：版圖仿真。 周四：驗(yàn)證。 周五：寫報(bào)告書，驗(yàn)收。 指導(dǎo)教師： 2012 年 月 日 專業(yè)負(fù)責(zé)人： 2013 年 月 日 學(xué)院教學(xué)副院長(zhǎng)： 2013 年 月 日 目 錄 1 緒論.1 1.1 設(shè)計(jì)背景.1 1.2 設(shè)計(jì)目標(biāo).1 2 四輸入與非門電路.2 2.1 電路原理圖.2 2.2 四輸入與非門電路仿真觀察波形.2 2.3 四輸入與非門電路的版圖繪制.3 2.4 四輸入與非門版圖電路仿真觀察波形.4 2.5 LVS 檢查匹配.5 總結(jié).7 參考文獻(xiàn).8 附錄一：電路原理圖網(wǎng)表.9 附錄二：版圖網(wǎng)表.10 1 緒 論 1.1 設(shè)計(jì)背景 tanner 是用來 IC 版圖繪制軟件，許多 EDA 系統(tǒng)軟件的電路模擬部分是應(yīng) 用 Spice 程序來完成的，而 tanner 軟件是一款學(xué)習(xí)階段應(yīng)用的版圖繪制軟件， 對(duì)于初學(xué)者是一個(gè)上手快，操作簡(jiǎn)單的 EDA 軟件。 Tanner 集成電路設(shè)計(jì)軟件是由 Tanner Research 公司開發(fā)的基于 Windows 平臺(tái)的用于集成電路設(shè)計(jì)的工具軟件。該軟件功能十分強(qiáng)大，易學(xué)易用，包括 S-Edit，T-Spice，W-Edit，L-Edit 與 LVS，從電路設(shè)計(jì)、分析模擬到電路布局 一應(yīng)俱全。其中的 L-Edit 版圖編輯器在國(guó)內(nèi)應(yīng)用廣泛，具有很高知名度。 L-Edit Pro 是 Tanner EDA 軟件公司所出品的一個(gè) IC 設(shè)計(jì)和驗(yàn)證的高性能 軟件系統(tǒng)模塊，具有高效率，交互式等特點(diǎn)，強(qiáng)大而且完善的功能包括從 IC 設(shè) 計(jì)到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級(jí)的 IC 設(shè)計(jì)軟件。L- Edit Pro 包含 IC 設(shè)計(jì)編輯器(Layout Editor)、自動(dòng)布線系統(tǒng)(Standard Cell Place * TDB File: D:studytannerS-EdittutorialQguang.tdb * Cell: Cell0Version 1.22 * Extract Definition File: D:studytannerLEdit90SamplesSPRexample1lights.ext * Extract Date and Time: 07/05/2013 - 08:53 .include D:studytannerTSpice70modelsml2_125.md * Warning: Layers with Unassigned AREA Capacitance. * * * * * * * Warning: Layers with Unassigned FRINGE Capacitance. * * * * * * * * * Warning: Layers with Zero Resistance. * * * * M8 1 10 3 1 PMOS L=2u W=7u * M8 DRAIN GATE SOURCE BULK (62 4.5 64 11.5) M7 3 9 1 1 PMOS L=2u W=7u * M7 DRAIN GATE SOURCE BULK (54 4.5 56 11.5) M6 1 8 3 1 PMOS L=2u W=7u * M6 DRAIN GATE SOURCE BULK (46 4.5 48 11.5) M5 3 7 1 1 PMOS L=2u W=7u * M5 DRAIN GATE SOURCE BULK (38 4.5 40 11.5) M4 3 10 6 2 NMOS L=2u W=7u * M4 DRAIN GATE SOURCE BULK (62 -23.5 64 -16.5) M3 6 9 5 2 NMOS L=2u W=7u * M3 DRAIN GATE SOURCE BULK (54 -23.5 56 -16.5) M2 5 8 4 2 NMOS L=2u W=7u * M2 DRAIN GATE SOURCE BULK (46 -23.5 48 -16.5) M1 4 7 2 2 NMOS L=2u W=7u * M1 DRAIN GATE SOURCE BULK (38 -23.5 40 -16.5) * Total Nodes: 10 * Total Elements: 8 * Total Number of Shorted Elements not written to the SPICE file: 0 * Extract Elapsed Time: 0 seconds .include D:studytannerTSpice70modelsml2_125.md .tran/op 2n 500n method=bdf .print tran v(Y) v(A) v(B) v(C) v(D) Vsoue Vdd Gnd 5 VsssA A Gnd PULSE (0 5 2n 2n 2n 50n 10