1、手把手課堂:FPGA101152009 年春季刊手把手課堂:FPGA101然后再通過優(yōu)化技術(shù)來使 FPGA 設(shè)計以及相應(yīng)的PCB 板在功率方面效率更高。FPGA 器件的功率消耗主要有兩類: 靜態(tài)功耗和動態(tài)功耗。 靜態(tài)功耗是由于晶體管的泄漏而引起的,因為即使不工作時晶體管仍然存在電流泄漏。 動態(tài)功耗則是器件在執(zhí)行任務(wù)時消耗的功率 與開關(guān)結(jié)點數(shù)量以及電壓、頻率和電容等有關(guān)。 要滿足設(shè)計功率預(yù)算的要求,非常重要的就是要充分了解這兩種功率消耗類型以及兩種功耗類型在不同工作條件時的變化情況,從而可以更好地對其進行優(yōu)化。靜態(tài)和動態(tài)功耗及其變化在90nm 工藝時,電流泄漏問題對AISC 和FPGA 都變得相

2、當嚴重。在65nm 工藝下,這一問題更具挑戰(zhàn)性。 為獲得更高的晶體管性能,必須降低閾值電壓,但也同時加大了電流泄漏。 賽靈思公司在降低電流泄漏方面做了許多努力。盡管如此,源于泄漏的靜態(tài)功耗在最壞和典型工藝條件下的變化仍然有2:1。 泄漏功耗受內(nèi)核電壓(VCCINT 的影響很大,大約與其立方成比例。 哪怕VCCINT 僅上升5%,靜態(tài)功耗就會提高約15%。 最后,泄漏電流還與結(jié)(或芯片溫密切相關(guān)。圖1和圖2給出了泄漏靜態(tài)功耗隨電壓和溫度的變化關(guān)系圖。FPGA 中靜態(tài)功耗的其它來源是工作電路的直流電流,但在很大程度上,這部分電流隨工藝和溫度的變化不大。 例如I/O 電源(如HSTL 、SSTL 和

3、LVDS 等I/O 標準的端接電壓以及LVDS 等電流驅(qū)動型I/O 的直流電流。 有些FPGA 模擬模塊也帶來靜態(tài)功耗,但同樣與工藝和溫度的關(guān)系不大。 例如,Xilinx FPGA 中用來控制時鐘的數(shù)字時鐘管理器(DCM ;Xilinx Virtex -5 FPGA 中的鎖相環(huán)(PLL ;以及Xilinx PFGA 中用于輸入和輸出信息可編程延遲的單元IODELAY 。動態(tài)功耗是指FPGA 內(nèi)核或I/O 的開關(guān)活動引起的功耗。 為計算動態(tài)功耗,我們必須知道開關(guān)晶體管和連線的數(shù)量、電容和開關(guān)頻率。 FPGA 中,晶體管在金屬連線間實現(xiàn)邏輯和可編程互連。 電容則包括晶體管寄生電容和金屬互連線電容。

4、動態(tài)功率的公式:PDYNAMIC=nCV2f, 其中n = 開關(guān)結(jié)點的數(shù)量, C = 電容, V = 電壓擺幅, f = 開關(guān)頻率。更緊湊的邏輯封裝(通過內(nèi)部PFGA 架構(gòu)改變可以減少開關(guān)晶體管的數(shù)量。 采用更小尺寸的晶體管也可以縮短晶體管之間的連線長度,從而降低動態(tài)功率。 因此Virtex-5 FPGA 中的65nm 晶體管柵極電容更小、互連線長度也更短。兩者結(jié)合起來可將結(jié)點的電容減小約15至20%, 這可進一步降低動態(tài)功率。電壓對于動態(tài)功率也有影響。 從90nm 轉(zhuǎn)向 65nm 工藝,僅僅通過將VCCINT 從 1.2 伏降至1 伏,Virtex-5 FPGA 設(shè)計的動態(tài)功率就降低了約30

5、%。 再加上結(jié)構(gòu)增強帶來的功率降低,總的動態(tài)功耗比90nm 技術(shù)時降Leakage Power vs. Junction TemperatureDie Temperature, T J (o C543210-40-2020406080100120140N o r m a l i z e d L e a k a g e P o w e r圖1 泄漏功率隨片芯溫度的變化Leakage Power vs. Core VoltageV CCINT (V0.900.95 1.00 1.05 1.10N o r m a l i z e d L e a k a g e P o w e r圖2 泄漏功率隨內(nèi)核

6、電壓(VCCINT 的變化手把手課堂:FPGA101低達40%至50%。(注:動態(tài)功率與VCCINT的平方成正比,但對于PPGA 內(nèi)核來說基本上與溫度和工藝無關(guān)。FPGA 功率分析工具賽靈思公司提供了兩款功率分析工具。我們設(shè)計的第一個XPower Estimator ( XPE 電子數(shù)據(jù)表工具可在設(shè)計人員使用物理實施工具前使用。在設(shè)計物理實施完成后,則可以采用第二款工具XPower Analyzer來檢查所做的改變對功耗的影響。XPower Estimator可根據(jù)用戶對FPGA資源使用、開關(guān)速率以及負載等方面的描述快速進行功率估算。這款工具主要用于初始功率估算、選擇電源和穩(wěn)壓器以及系統(tǒng)冷卻解

7、決方案(如散熱器、風扇等。采用這一基于Microsoft Excel的工具,系統(tǒng)設(shè)計師可進行面向器件、設(shè)計和系統(tǒng)的功率決策。只需要簡單的輸入估計的設(shè)計參數(shù),如資源利用、工作環(huán)境以及時鐘和開關(guān)速率就可以了。然而,XPE會計算給定設(shè)計的估算功率并給出總功率和最大結(jié)溫,以及基于電源軌和設(shè)計模塊的功率。在設(shè)置工具運行時,其Process功能是非常有用的功能。該功能允許察看不同模塊的典型或最壞情況下的功耗?；旧?VCCINT電源泄漏帶來的靜態(tài)功耗對工藝的依賴性很大。此外,電源摘要(Voltage Source Summary則可快速顯示出電壓變化時的功耗變化。由于VCCINT是所有內(nèi)核邏輯電源電壓之一

8、,因此理解相對于VCCINT的變化非常重要。 XPE工具的工藝變化和電壓變化選項保證了能夠確定最壞情況下的電源容量是足夠的。XPE的另一項非常有價值的功能是熱量信息/摘要(Thermal Information/ Summary,利用此信息可以確定散熱、PCB屬性以及溫度信息。這樣就可以保證設(shè)計能夠滿足商用和工業(yè)級設(shè)計的熱量管理要求。同時,模塊摘要(BlockSummary給出每個模塊的功率信息,功率摘要(Power Summary則顯示出靜態(tài)和動態(tài)功率的總和。XPE工具的每個標簽都可以輸入特定類型資源的利用率和開關(guān)速率,如時鐘、邏輯塊RAM(BRAM、PLL、DSP等等。最后,XPE的圖形表

9、頁則給出功能、工藝、電壓以及溫度變化時的圖形顯示。特別是按功能顯示的功率視圖(Power by Function graphic列出了每一項功能并給出其功耗,從而讓設(shè)計人員可以更好地定位哪些功能從優(yōu)化中受益最多。Xilinx 公司的第二款分析工具XPower Analyzer根據(jù)物理實現(xiàn)過程中獲得的準確資源信息,提供了更為準確的功率分配視圖。您可以為該工具提供測試和仿真向量,或者進行無向量功率估算。這一工具采用FPGA設(shè)計中物理資源的特性化容抗數(shù)據(jù)進行估算。XPower Analyzer集成在XilinxIntegrated Software Environment(ISE中,能夠接受以幾種內(nèi)

10、部Xilinx文件格式形式提供的布局布線后(post-place-and-route信息。還可以接受業(yè)界標準的信號跳變存儲 (VCD 和開關(guān)行為互換格式(SAIF文件。如果使用VCD 或 SAIF格式,則需要創(chuàng)建表示仿真向量,這樣工具就可以記錄系統(tǒng)中結(jié)點的跳變速率,這些數(shù)據(jù)可以在此后訪問。在缺少仿真文件時,用戶可以使用XPower Analyzer 工具完成無向量仿真。此類仿真使用數(shù)學(xué)和統(tǒng)計建模技術(shù)將初始跳變速率傳輸?shù)綄嶋H設(shè)計邏輯。然后再生成包含設(shè)計中每一結(jié)點跳變速率的結(jié)果。對于基于向量(來自VCD和SAIF文件的仿真還是無向量形式的仿真,XPower 都會考慮布局布線設(shè)計的物理連接以及準確的

11、資源使用情況。該工具會交叉參考每一結(jié)點的活動或跳變速率和物理資源的特征容抗數(shù)據(jù),以及給定跳變速率下每一模塊的動態(tài)功耗。如圖3所示,其結(jié)果包括了總功率和最大結(jié)溫,以及基于電源軌、模塊以及層次結(jié)構(gòu)的功率報告。XPower使您可詳細地了解設(shè)計中功率的消耗情況,并且在“ what if ”假設(shè)分析的基礎(chǔ)上進行信息更充分的選擇,了解哪些模塊可以從簡單的優(yōu)化甚至重新架構(gòu)設(shè)計中獲得最大的好處。 此圖3 Xilinx XPower Analyzer 匯總頁16賽靈思中國通訊 32 期外,還可以利用XPower 記錄特定設(shè)計的實際功率參數(shù)并將這一信息傳遞到電路板一級。利用FPGA設(shè)計技術(shù)降低功耗盡管工藝尺寸縮小

12、到 65 nm 使得Virtex-5的動態(tài)功耗大大降低,采用新工具和設(shè)計技術(shù)仍可以進一步降低其動態(tài)功耗。降低功耗的一種方法就是為設(shè)計選擇最適用的FPGA,然后利用其可編程能力進一步優(yōu)化設(shè)計的功耗。正確的設(shè)計選擇會同時影響到靜態(tài)和動態(tài)功耗。源于泄漏電流的靜態(tài)功率正比于邏輯資源的數(shù)量,也就是說正比于構(gòu)造特定FPGA所使用的晶體管數(shù)量。因此,如果減少所使用的FPGA資源,采用更小的器件實現(xiàn)設(shè)計,那么就可以降低靜態(tài)功耗。圖5所示就是選擇最接近的較小器件帶來的效果?？梢圆捎枚喾N方法來降低設(shè)計的規(guī)模,最基本的一種技巧就是邏輯功能分時。也就是說,如果兩組電路完成一組線性功能,并且彼此完全相同,那么就可以只用

13、一組電路但將速率提高一倍來完成同樣的功能。這樣需要的邏輯資源就減少了一半。另一種縮小邏輯規(guī)模的方法是利用Xilinx FPGA的部分重配置功能,當兩部分電路不同時工作時,可以在某個時間段將某部分電路重新配置實現(xiàn)另一種電路功能。同時,還可以將功能移動到不太受限制的資源,例如,將狀態(tài)機轉(zhuǎn)移到BRAM、或者將計數(shù)器轉(zhuǎn)移到DSP48模塊、寄存器轉(zhuǎn)移到移位寄存器邏輯,以及將BRAM轉(zhuǎn)移到查找表RAM(LUTRAM。同時還可以保證不要讓設(shè)計的時序太緊張,因為那樣會需要更多的邏輯和寄存器。此外,還應(yīng)當充分發(fā)揮FPGA架構(gòu)中集成的硬IP塊(BRAM、DSP、FIFO、Ethernet MAC、PCI Expr

14、ess的優(yōu)點。降低靜態(tài)功率的另一個方法是仔細審查設(shè)計,避免冗余的直流消耗源。設(shè)計中經(jīng)常會使用到具有多余或隱藏DCM或PLL的模塊。這種情況可能發(fā)現(xiàn)在模塊設(shè)計后忘記將多余的資源去除,或者在構(gòu)建下一代產(chǎn)品時使用了一點遺留代碼。將DCM或PLL抽象到設(shè)計的頂層,這樣模塊之間就可以共享資源,從而可進一步減小設(shè)計的規(guī)模并降低直流功率。更好地使用存儲器模塊也可幫助降低FPGA設(shè)計的動態(tài)功耗,從而進一步降低總體功耗。由于動態(tài)功耗是容抗(面積或長度和頻率的函數(shù),因此應(yīng)當檢查設(shè)計中訪問塊存儲器的方式并確定能 Static Power ReductionGoing to Smaller Device-33%-51

15、%-24%-46%-33%330k 220k220k 110k110k 85k85k 50k50k 30k圖5 通過規(guī)模減小來降低靜態(tài)功率手把手課堂:FPGA101172009 年春季刊夠?qū)θ菘购皖l率進行優(yōu)化的區(qū)域。Xilinx FPGA提供兩種類型的存儲器陣列。 18kbit或36kbit的BRAM是針對大存儲器模塊而優(yōu)化的。 LUTRAM 基于FPGA中的查找表,是針對細粒度存儲而優(yōu)化的。 Xilinx Virtex-5 FPGA 中,LUTRAM的單位是64bit。在這兩種類型中,BRAM通常功耗要大一些。啟用后的BRAM靜態(tài)功率是其功耗的最大部分,跳變帶來的功耗居于第二位。設(shè)計人員可以

16、采取一些步驟來優(yōu)化BRAM的功耗。例如,可以僅在讀或?qū)懼芷诓艈⒂肂RAM。對于較小的存儲器模塊可以使用LUTRAM來代替BRAM,將BRAM留給較大的存儲器模塊使用。此外,還可以嘗試將BRAM用于多個大型模塊。另一種技術(shù)是合理安排存儲器陣列來減少其占用的延遲面積、使性能最大化并盡量降低其功耗。圖6給出了一個針對速度和面積而優(yōu)化的2k x 36-bit存儲陣列。我們利用四個2k x 9-bit模塊并行構(gòu)成這一存儲陣列,并在需要新值時啟用(Enable所有四個模塊。另一方法是采用四個512 x 36-bit模塊來安排2kx 36 bit,但利用低兩位地址解碼來選擇訪問哪個512 x 36-bit模

17、塊。在后一種情況下,某個時間僅訪問一個存儲器塊,可以將功耗比第一種方法降低75%。圖6的另一半顯示的是賽靈思公司的塊存儲器生成器(Block MemoryGenerator,利用它可以生成任意大小的存儲器陣列并可以針對速度或功率對其進行優(yōu)化。圖7則給出了具體例子下的Xilinx Power Estimator,比較了在給定的使能速率下N個模塊同時啟動與N/4模塊啟動時的功耗情況。結(jié)果顯示出動態(tài)功率降低了75%。賽靈思工具可幫助您為您的設(shè)計選擇最適合的存儲器陣列。考慮某個設(shè)計中需要兩組存儲器區(qū)域。一種情況下我們需要運行在300 MHz的16組64 x32-bit存儲器結(jié)構(gòu)(總位數(shù)為32k。另一種

18、情況下我們需要16組512 x 36-bit存儲器架構(gòu) (總位數(shù)為294k。看一下16 組 64 x 32-bit存儲器結(jié)構(gòu)的功率比較,XPE工具顯示出小存儲器陣列最好用LUTRAM來實現(xiàn)。這樣做可以比用BRAM實現(xiàn)節(jié)約85%的功耗。這是因為如果采用BRAM的話,只能用16個18K位的模塊來實現(xiàn)16個極小(64 x 32-bit的存儲器,有很多空間被浪費了?？匆幌碌诙N情況16組18k位陣列的功率比較,XPE 顯手把手課堂:FPGA101賽靈思F PGA的時鐘門控功能提供了一些非常有意思的用途。例如,可以利用BUFGMUX時鐘緩沖器將FPGA內(nèi)的某個全局時鐘關(guān)閉,或者動態(tài)選擇較慢的時鐘。 Xi

19、linx Block Memory Generator Tool圖6 速度和面積與功率優(yōu)化存儲器陣列(左以及 Xilinx Block Memory Generator 與功率面積選擇18賽靈思中國通訊 32 期手把手課堂 ： 電壓范圍的高端（1.05 V = +5%） 。 采 用 現(xiàn) 代 開 關(guān) 穩(wěn) 壓 器， 可 以 獲 得 1.5% 的電壓穩(wěn)定度，而不是標準的 5% 規(guī)格。 保持內(nèi)核電壓在 1V 而不 圖7- XPE 功率優(yōu)化陣列結(jié)果 是 1.05-V 最大值可將泄漏導(dǎo)致的靜態(tài)功 耗降低 15%，同時動態(tài)功耗降低 10%。 通過控制結(jié)溫也可以降低功耗。 FPGA、 PCB、散熱器、環(huán)境溫度

20、、氣流的熱特 性以及特定設(shè)計的 FPGA 功率都會影響 到 FPGA 結(jié)溫。 圖8 利用塊 RAM 或 LUTRAM 實現(xiàn)小存儲器陣列的功率估算 降 低 PFGA 結(jié) 溫 的 一 種 簡 單 明 顯 的方法是利用散熱更好的 PCB 或散熱 器。 然后，F(xiàn)PGA 設(shè)計人員只要能夠降 低功耗的改變都是值得鼓勵的。 在結(jié)溫 100左右時，15的溫度降低可以將 源于泄漏導(dǎo)致的靜態(tài)功耗降低 20%。 通過監(jiān)控 FPGA 中的溫度和電壓也 圖9 利用 LUTRAM 和塊 RAM 實現(xiàn)大存儲器陣列的功率估算 可以降低功耗。 Virtex-5 FPGA 中包含 了 一 個 稱 為 System Monitor

21、 的 模 擬 模 示出情況正好相反，應(yīng)當采用大一些的 存儲器陣列來實現(xiàn)（圖 9） 這種情況 。 下，采用 BRAM 比采用 LUTRAM 可以 節(jié)約 28% 的功耗，這是因為如果采用 LUTRAM 就需要啟用更多的小粒度對象 并增加更多的互連。 賽靈思 FPGA 的時鐘門控功能提供 了一些非常有意思的用途。 例如，可以 利 用 BUFGMUX 時 鐘 緩 沖 器 將 FPGA 內(nèi)的某個全局時鐘關(guān)閉，或者動態(tài)選擇 較慢的時鐘。 您還可以使用 BUFGCE 時鐘緩沖器進行按時鐘周期（cycle-bycycle）的門控，與 ASIC 設(shè)計中使用的 時鐘門控技術(shù)類似。 設(shè)計中可以同時使 用這兩種功能。 在某些設(shè)計中，有些模塊并非始終 使用，但對于功耗影響卻很大，此時這 些方法非常有用。 這些情況下，可以按 時鐘周期為基礎(chǔ)或者按多個時鐘周期的 組合開啟或關(guān)閉可能有成千上萬個負載 的大型時鐘域。 通過降低毛刺能量還可以控制動態(tài) 功耗。 在包含組合邏輯和寄存器的設(shè)計 中，有時組合邏輯模塊的不同輸入會在 稍有不同的時間到達，生成能夠傳播到 其它結(jié)構(gòu)的短時間毛刺并浪費功率（參 考圖 10） 通過在邏