1、EDA課程設(shè)計(jì)報(bào)告交通控制器姓 名： 小組成員： 專 業(yè)： 電子信息工程 指導(dǎo)老師： 龍 翔 設(shè)計(jì)日期： 年 月 日 一、設(shè)計(jì)功能：實(shí)現(xiàn)高速公路與鄉(xiāng)間小路的交叉路口紅綠燈的控制二、具體功能要求： 1、只有在小路上發(fā)現(xiàn)汽車時(shí)，高速公路上的交通燈才可能變成紅燈。 2、當(dāng)汽車行駛在小路上時(shí)，小路的交通燈保持為綠燈，但不能超過給定的延遲時(shí)間。 （注：這段時(shí)間定義為20秒時(shí)間） 3、高速公路燈轉(zhuǎn)為綠燈后，即使小路上有汽車出現(xiàn)，而高速公路上并無汽車，也將在給定時(shí)間內(nèi)保持高速公路綠燈。 （注：這段時(shí)間定義為60秒時(shí)間）4、原理框圖如下：5、交通信號(hào)燈的4種狀態(tài)如下表：ABCD高速交通燈綠（60秒）黃（5秒）

2、紅（20秒）紅（5秒）小道交通燈紅紅綠黃三、參考設(shè)計(jì)方案:狀態(tài)發(fā)生器（兩位二進(jìn)制計(jì)數(shù)器）定時(shí)時(shí)間到檢測(cè)電路預(yù)置數(shù)產(chǎn)生電路計(jì)時(shí)器 時(shí)間顯示數(shù)據(jù)輸出紅黃綠燈輸出控制電路（RYG） 紅黃綠燈信號(hào)輸出1秒時(shí)鐘脈沖信號(hào)發(fā)生器 圖2 交通信號(hào)燈控制器的原理框圖采用VHDL語言輸入的方式實(shí)現(xiàn)交通信號(hào)燈控制器秒脈沖信號(hào)發(fā)生器（進(jìn)程P1和P2）狀態(tài)寄存器（進(jìn)程P6）計(jì)數(shù)器（進(jìn)程P3、P4和P5）CLK 時(shí)間顯示數(shù)據(jù)輸出 次態(tài)發(fā)生器信號(hào)燈輸出信號(hào)（進(jìn)程P7） 信號(hào)燈輸出 圖3 交通信號(hào)燈控制器程序原理框圖該程序由7個(gè)進(jìn)程組成，進(jìn)程P1和P2將CLK信號(hào)分頻后產(chǎn)生1秒信號(hào)，進(jìn)程P3、P4、P5構(gòu)成兩個(gè)帶有預(yù)置數(shù)功能

3、的十進(jìn)制計(jì)數(shù)器，其中P4產(chǎn)生允許十位計(jì)數(shù)器計(jì)數(shù)的控制信號(hào)。進(jìn)程P6實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換和產(chǎn)生狀態(tài)轉(zhuǎn)換的控制信號(hào)，進(jìn)程P7產(chǎn)生次態(tài)信號(hào)和信號(hào)燈輸出信號(hào)，以及每一個(gè)狀態(tài)的時(shí)間值。計(jì)數(shù)器驅(qū)動(dòng)脈沖如圖所示：四、編寫相應(yīng)源程序：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED. ALL; ENTITY CONTRALZ IS PORT(CLK:IN STD_LOGIC; RA,GA,YA:OUT STD_LOGIC; TIMEAH,TIMEAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END C

4、ONTRALZ; ARCHITECTURE BHV OF CONTRALZ IS TYPE RG IS (GREEN,RED,YELLOW2); BEGIN PROCESS(CLK) VARIABLE A:STD_LOGIC; VARIABLE TH,TL:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE STATE:RG; BEGIN IF CLK'EVENT AND CLK='1' THEN CASE STATE IS WHEN GREEN=>IF A='0' THEN TH:="0101" TL

5、:="1001" A:='1' GA<='1' RA<='0' YA<='0' ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' STAT

6、E:=RED; END IF; END IF; WHEN RED=>IF A='0' THEN TH:="0001" TL:="1001" A:='1' RA<='1' YA<='0' GA<='0' ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=TH-1; ELSE TL

7、:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' RA<='0' GA<='0' STATE:=YELLOW2; END IF; END IF; WHEN YELLOW2=>IF A='0' THEN TH:="0000" TL:="0101" A:='1' YA<='1' GA<='0' RA<='0'

8、 ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="0101" TH:=TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" GA<='0' RA<='0' YA<='0' A:='0' STATE:=RED; END IF; END IF; END CASE;

9、 END IF; TIMEAH<=TH; TIMEAL<=TL; END PROCESS; END BHV; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CONTRALX IS PORT(CLK:IN STD_LOGIC; RB,GB,YB,CHU:OUT STD_LOGIC; TIMEAH,TIMEAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END CONTRALX; ARCHITECTURE BHV OF CONTRALX IS

10、 TYPE RGY IS(RED,YELLOW1,GREEN,YELLOW2); BEGIN PROCESS(CLK) VARIABLE A:STD_LOGIC; VARIABLE TH,TL:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE STATE:RGY;BEGIN IF CLK'EVENT AND CLK='1' THEN CASE STATE IS WHEN YELLOW1=>IF A='0' THEN TH:="0000" TL:="0100" A:='1&#

11、39; YB<='1' GB<='0' RB<='0' CHU<='1' ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' STATE:=GREEN;

12、END IF; END IF; WHEN GREEN=>IF A='0'THEN TH:="0001" TL:="1001" A:='1' GB<='1' RB<='0' YB<='0' CHU<='1' ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=

13、TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' STATE:=YELLOW2; END IF; END IF; WHEN RED=>IF A='0' THEN TH:="0101" TL:="0100" A:='1' RB<='1' YB<='0' CHU<='1' ELSE IF NOT(TH="0000&q

14、uot;AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' STATE:=YELLOW1; END IF; END IF; WHEN YELLOW2=>IF A='0'THEN TH:="0000" TL:="0100" A:='1&

15、#39; YB<='1' GB<='0' RB<='0' CHU<='1' ELSE IF NOT(TH="0000"AND TL="0001") THEN IF TL="0000" THEN TL:="1001" TH:=TH-1; ELSE TL:=TL-1; END IF; ELSE TH:="0000" TL:="0000" A:='0' CHU<='

16、0' STATE:=RED; END IF; END IF; END CASE; END IF; TIMEAH<=TH; TIMEAL<=TL; END PROCESS; END BHV; 五、對(duì)源程序進(jìn)行編譯及仿真1、對(duì)程序進(jìn)行編譯，結(jié)果如下圖：2、用waveform對(duì)程序進(jìn)行波形仿真，結(jié)果如下圖：六、設(shè)計(jì)思路 在聽完課程設(shè)計(jì)指導(dǎo)課前，我們對(duì)交通燈的程序設(shè)計(jì)思路基本上可以稱得上是一片茫然，在聽完課后雖然有個(gè)大致的思路，但還是不知道具體要怎么實(shí)施，于是我們開始去圖書館尋找參考書。在參考了書上一些已有的交通燈實(shí)驗(yàn)設(shè)計(jì)程序后，我們發(fā)現(xiàn)大部分的程序是用模塊化設(shè)計(jì)，就是多進(jìn)程的狀態(tài)

17、機(jī)設(shè)計(jì)，程序顯得復(fù)雜繁瑣。于是我們借著參考書理清思路，上網(wǎng)繼續(xù)搜索資料、程序，選擇了用單進(jìn)程狀態(tài)機(jī)表示交通燈的四個(gè)狀態(tài)，選擇用最簡(jiǎn)單的賦值法進(jìn)行時(shí)間的賦值。七、設(shè)計(jì)及運(yùn)行中遇到的問題及解決方法程序編譯中，由于一些小細(xì)節(jié)沒有認(rèn)真，漏掉的結(jié)束代碼、錯(cuò)誤的代碼輸入以及錯(cuò)誤的分號(hào)添加，導(dǎo)致程序錯(cuò)誤很多，經(jīng)過同組同學(xué)的檢查，再經(jīng)過仔細(xì)觀察分析，用Max+plus運(yùn)行檢查，一步步得到了正確的結(jié)果，程序得以正常運(yùn)行。八、實(shí)驗(yàn)心得體會(huì) 通過這次課程設(shè)計(jì)，我們進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解。并進(jìn)一步熟練了對(duì)maxplus2軟件的操作。在編寫程序的過程中，遇到了很多問題，使我們發(fā)現(xiàn)自己以前學(xué)習(xí)上存在的不足。通

18、過與同學(xué)探討，終于把問題都解決了，并加深了對(duì)交通燈原理和設(shè)計(jì)思路的了解。同時(shí)也掌握了做課程設(shè)計(jì)的一般流程，為以后的設(shè)計(jì)積累了一定的經(jīng)驗(yàn)。做課程設(shè)計(jì)時(shí)，先查閱相關(guān)知識(shí)，把原理吃透，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們們所學(xué)的VHDL語言進(jìn)行編程?？傊?，通過這次的設(shè)計(jì)，進(jìn)一步了解了EDA技術(shù)，收獲很大，對(duì)軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。九、參考文獻(xiàn)EDA技術(shù)及應(yīng)用實(shí)踐 譚會(huì)生主編 湖南大學(xué)出版社數(shù)字電路實(shí)驗(yàn)與EDA技術(shù) 郭永貞主編 東南大學(xué)出版社EDA技術(shù)及應(yīng)用 吳延海主編 西安電子科技大學(xué)出版社數(shù)字電路邏輯設(shè)計(jì) 歐陽星明主編 人民郵電出版社通過課程設(shè)計(jì)能提高學(xué)生對(duì)所學(xué)知識(shí)的綜合應(yīng)用能力，能全面檢查并掌握所學(xué)內(nèi)容，在這學(xué)期的課程設(shè)計(jì)中，在收獲知識(shí)的同時(shí)，