1、四人搶答器設(shè)計(jì)一、設(shè)計(jì)任務(wù)及要求： 設(shè)計(jì)用于競賽搶答的四人搶答器；有多路搶答，搶答臺(tái)數(shù)為8;具有搶答開始后20秒倒計(jì)時(shí)，20秒倒計(jì)時(shí)后無人搶答顯示超時(shí)，并報(bào)警；能顯示超前搶答臺(tái)號(hào)并顯示犯規(guī)警報(bào)；(1) 系統(tǒng)復(fù)位后進(jìn)入搶答狀態(tài)，當(dāng)有一路搶答按鍵按下，該路搶答信號(hào)將其余各路搶答信號(hào)封鎖，同時(shí)鈴聲想起，直至該路按鍵松開，顯示牌顯示該路搶答臺(tái)號(hào)；(2) 用VHD邸言設(shè)計(jì)符合上述功能要求的四人搶答器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路；(3) 完成電路全部設(shè)計(jì)后，通過系統(tǒng)實(shí)驗(yàn)箱下載驗(yàn)證設(shè)計(jì)課題的正確性。二、設(shè)計(jì)思路設(shè)計(jì)制作一個(gè)競賽搶答器，每組受控于一個(gè)搶答開關(guān)，分別為S1,S2,S3,S4,低電平表示搶答有效

2、；設(shè)置主持人控制鍵K,用于控制整個(gè)系統(tǒng)活0和搶答有效控制，按下復(fù)位鍵時(shí)，K=0,系統(tǒng)活零；抬起復(fù)位鍵時(shí),K=1，搶答開始；系統(tǒng)具有第一搶答信號(hào)鑒別和鎖存功能。在主持人將系統(tǒng)復(fù)位并使搶答有效開始后，第一搶答者按下?lián)尨鸢粹o，對(duì)應(yīng)的輸入引腳接低電位0,電路應(yīng)記憶下第一搶答者的組別，并封鎖其他各組的按鈕，即其他任何一組按鍵都不會(huì)使電路響應(yīng)；系統(tǒng)以兩種方式指示第一搶答者:其一是通過譯碼程序顯示其組別號(hào)；其二是在第一搶答者產(chǎn)生時(shí)，蜂鳴器警示；設(shè)置違規(guī)電路單元，當(dāng)搶答者在主持人按下復(fù)位活零按鈕之前就已經(jīng)按下?lián)尨鸢粹o時(shí)，則給出違規(guī)信號(hào)為高電平。對(duì)應(yīng)組別的紅色信號(hào)燈亮；當(dāng)20秒倒計(jì)時(shí)后無人搶答顯示超時(shí)，并報(bào)警。

3、系統(tǒng)設(shè)計(jì)框圖如圖1所示。S1S2S3S4組別數(shù)碼顯示主持人按鈕計(jì)時(shí)控制提前搶答控制圖1整體設(shè)計(jì)框圖三、VHDLS序?qū)崿F(xiàn)1、正常搶答程序及仿真此模塊包括正常搶答第一信號(hào)鑒別和顯示搶答臺(tái)號(hào)，并發(fā)生聲音提示。其中S1,S2,S3,S4為搶答按鈕，當(dāng)對(duì)應(yīng)的按鈕信號(hào)為0時(shí)表示有搶答信號(hào)；K為主持人按鈕，按下復(fù)位鍵K時(shí),K=0,系統(tǒng)活零；抬起復(fù)位鍵時(shí),K=1，搶答開始;G為報(bào)警信號(hào)。其VHDLK程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;enti

4、tyqiangdaisport(S1,S2,S3,S4:instd_logic;-輸入：表示4個(gè)人，為0表示有搶答K:instd_logic;-主持人搶答開始鍵G:outstd_logic;-報(bào)警信號(hào)ledag:outstd_logic_vector(6downto0);Dout:outstd_logic_vector(3downto0);-搶答結(jié)果顯示endqiangda;允許搶答控制變量，為1表示允許搶答architecturebehaveofqiangdaissignalEnable_Flag:std_logic;-signalS:std_logic_vector(3downto0);s

5、ignalD:std_logic_vector(3downto0);beginprocess(S1,S2,S3,S4,K)-允許搶答控制beginS<=S1&S2&S3&S4;If(K='1')thenEnable_Flag<='1'elsif(S/="1111")thenEnable_Flag<='0'endif;endprocess;process(S1,S2,S3,S4,K)-搶答結(jié)果顯示beginif(K='0')thenD<="0000&quo

6、t;Elsif(Enable_Flag='1')thenif(S1='0')thenD(0)<='1'G<='0'elsif(S2='0')thenD(1)<='1'G<='0'elsif(S3='0')thenD(2)<='1'G<='0'elsif(S4='0')thenD(3)<='1'G<='0'endif;dout<=d;en

7、dif;endprocess;process(d)-顯示搶答成功者號(hào)碼begincasediswhen"0000”=>ledag<="0111111”;when"0001"=>ledag<="0000110"when"0010"=>ledag<="1011011"when"0100"=>ledag<="1001111"when"1000"=>ledag<="11001

8、10"whenothers=>ledag<="0000000"endcase;endprocess;endbehave;以上VHD解序的系統(tǒng)框圖如圖2所小jqiangda.sy>-SymbolEditor匚1舊1魔圖2搶答部分框圖通過MAX+PLUS軟件仿真結(jié)果如圖3所示。從圖中可看出S1和S2選手搶答情況，在K為高電平時(shí)，S1選手為低電平，搶答成功，報(bào)警信號(hào)G為低電平,給出報(bào)警信號(hào)，同時(shí)七段數(shù)碼管譯碼為06H,顯示1圖3搶答部分仿真圖2、搶答倒計(jì)時(shí)程序此模塊為搶答20s倒計(jì)時(shí)程序，在主持人按下按鈕K后此模塊即開始工作,在20s倒計(jì)時(shí)完后會(huì)有聲首

9、提小，G為聲首報(bào)警信號(hào)。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTISPORT(CLK,Enable_Flag:INSTD_LOGIC;H,L:OUTSTD_LOGIC_VECTOR(3DOWNTO0);G:OUTSTD_LOGIC);-聲音報(bào)警ENDCOUNT;ARCHITECTURECOUNT_ARCOFCOUNTISBEGINPROCESS(CLK,Enable_Flag)VARIABLEHH,LL:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFC

10、LK'EVENTANDCLK='1'THENIFEnable_Flag='1'THENIFLL=0ANDHH=0THENG<='1'ELSIFLL=0THENLL:="1001"HH:=HH-1;ELSELL:=LL-1;ENDIF;ELSEG<='0'HH:="1001"LL:="1001"ENDIF;ENDIF;H<=HH;L<=LL;ENDPROCESS;ENDCOUNT_ARC;其模塊結(jié)構(gòu)圖如圖4所示：count-sy>Syw

11、bolEditorIPXCLKXFLAGXCOUNTCLKENABLE_FURG圖4倒計(jì)時(shí)結(jié)構(gòu)圖3、超前犯規(guī)搶答程序及仿真此模塊為違規(guī)電路。當(dāng)搶答者在主持人復(fù)位系統(tǒng)之前就已按下?lián)尨鸢粹o,即當(dāng)RESET=0寸,有搶答信號(hào)出現(xiàn)，貝UY=11表示某組違規(guī),當(dāng)RESET=1時(shí),顯示違規(guī)組別。其中K為主持人按鈕，S1,S2,S3,S4為搶答按鈕，R1,R2,R3,R4為對(duì)應(yīng)組別犯規(guī)紅色顯示燈。其VHDLW程序如下:LIBRARYieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;ENTITYwgISPORT(K:INstd_log

12、ic;S1,S2,S3,S4:INstd_logic;R1,R2,R3,R4:OUTstd_logic;-紅色燈指示超前搶答臺(tái)號(hào)y:OUTstd_logic_VECTOR(1DOWNTO0);ENDwg;ARCHITECTUREaOFwgISSIGNALTEMP1:STD_LOGIC;SIGNALTEMP2:STD_LOGIC_VECTOR(1DOWNTO0);BEGINTEMP1<=S1ORS2ORS3ORS4;TEMP2<=K&TEMP1;process(TEMP2)-顯示搶答成功者號(hào)碼begincaseTEMP2iswhen"01"=>Y&l

13、t;="11”;when"10"=>Y<="00"when"11"=>Y<="00"whenothers=>Y<="00"endcase;if(K<='0')thenif(S1='0')thenR1<='0'elsif(S2='0')thenR2<='0'elsif(S3='0')thenR3<='0'elsif(S

14、4='0')thenR4<='0'endif;endif;endprocess;ENDa;通過VHD解序可生成其對(duì)應(yīng)的框圖如圖5所示:.sy>SyMbolEditorKSBmmsoRXRSR3YCi-OJ圖5犯規(guī)部分框圖同樣在MAX+PLUS環(huán)境下可得到其對(duì)應(yīng)的仿真分析圖如圖6所示。從仿真分析可看出在為高電平前，S1按鈕有超前搶答低電平出現(xiàn)，故Y=11表示有超前搶答產(chǎn)生，同時(shí)R1為低電平，對(duì)應(yīng)S1選手的紅燈亮，指示其違規(guī)搶答Pwf.VaiV4*fdEnEditorR&f:|0.0n&|+|*Tim住|45.Qn$1IMewH45.0n

15、s|'1N«m«:V#lw:,Q.On*1000n«,*S21SEE"-，忡則*l4mi匚二眼m十叫血F-dm-Duil5*歧機(jī)INg*LlMill15心此IF<嚇一co芝oxrlsMeHIWFWsnSFWEn三fv*erl二Euwll-owJoer5Z£1尋Eri辟nEvlrl11¥Q-mclSIa?SI80717»7T7S二Ml117rvcrK圖6犯規(guī)模塊仿真圖四、總結(jié)由以上描述及仿真結(jié)果可知，本次搶答器的設(shè)計(jì)在理論上基本上滿足了設(shè)計(jì)任務(wù)的要求。通過這次課程設(shè)計(jì)的實(shí)踐，彌補(bǔ)了平時(shí)僅僅學(xué)習(xí)理論知識(shí)的不足,在實(shí)踐中發(fā)現(xiàn)了許多問題，這些問題的解決，加深了對(duì)所學(xué)知識(shí)的理解，收獲頗豐。在FPGA式驗(yàn)箱上下載運(yùn)行了正常搶答部分程序，能夠正常搶答