1、主要內(nèi)容本講主要以一個(gè)標(biāo)準(zhǔn)硬件平臺的搭建，介紹了Nios II處理器常用外圍設(shè)備(Peripherals)內(nèi)核的特點(diǎn)、配置，供讀者在使用這些外設(shè)定制Nios II系統(tǒng)時(shí)查閱。這些外設(shè)都是以IP核的形式提供給用戶的,用戶可以根據(jù)實(shí)際需要把這些IP核集成到Nios II系統(tǒng)中去。主要介紹： 硬件結(jié)構(gòu)； 內(nèi)核的特性核接口； SOPC Builder中各內(nèi)核的配置選項(xiàng)第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制

2、器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.1 并行輸入/輸出內(nèi)核并行輸入/輸出內(nèi)核(PIO內(nèi)核)提供Avalon從控制器端口和通用I/O口間的存儲器映射接口。PIO內(nèi)核提供簡單的I/O訪問用戶邏輯或外部設(shè)備，例如： 控制LED 讀取開關(guān)量 控制顯示設(shè)備 配置并且與片外設(shè)備通信說明：說明：1.

3、SOPC Builder中提供了PIO內(nèi)核，可以很容易將PIO內(nèi)核集成到SOPC Builder生成的系統(tǒng)中。2.通用I/O端口既連接到片內(nèi)邏輯又連接到外部設(shè)備的FPGA I/O管腳。4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核簡介最多32個(gè)I/O端口CPU內(nèi)核PIO內(nèi)核寄存器Nios II 系統(tǒng)PIO內(nèi)核Pio31Pio30Pio29Pio3Pio2Pio1Pio0Pio7Pio6Pio5Pio4Pio3Pio2Pio1Pio0PIO內(nèi)核端口數(shù)可設(shè)置每個(gè)Avalon接口的PIO內(nèi)核可提供32個(gè)I/O端口且端口數(shù)可設(shè)置，用戶可以添加一個(gè)或多個(gè)PIO內(nèi)核。CPU通過I/O寄存器控制I/O端口的行為。I/

4、O口可以配置為輸入、輸出和三態(tài)，還可以用來檢測電平事件和邊沿事件。CPU通過寄存器控制I/O端口行為PIO內(nèi)核結(jié)構(gòu)框圖4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核寄存器描述偏移量寄存器名稱R/W(n-1)2100數(shù)據(jù)寄數(shù)據(jù)寄存器存器讀訪問R讀入輸入引腳上的邏輯電平值寫訪問W向PIO輸出口寫入新值1方向寄存器方向寄存器R/W控制每個(gè)I/O口的輸入輸出方向。0：輸入；1：輸出。2中斷屏蔽寄存器中斷屏蔽寄存器 R/W使能或禁止每個(gè)輸入端口的IRQ。1：中斷使能；0：禁止中斷。3邊沿捕獲寄存器邊沿捕獲寄存器 R/W當(dāng)邊沿事件發(fā)生時(shí)對應(yīng)位置1。注：注： 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么

5、讀寄存器將返回未定義的值，寫寄存器無效。 寫任意值到邊沿捕獲寄存器將清除所有位為0。 “ 該寄存器是否存在取決于硬件的配置。如果該寄存器不存在，那么讀寄存器將返回未定義的值，寫寄存器無效。”4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核配置選項(xiàng)雙擊4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核配置選項(xiàng)Basic Settings 選項(xiàng)卡I/O口寬度口寬度：可設(shè)置為132的任何整數(shù)值。Direction中文描述Bidirectional(tri-state) ports雙向(三態(tài))端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output

6、 ports輸入和輸出端口4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核配置選項(xiàng)Basic Settings 選項(xiàng)卡Direction中文描述Bidirectional(tri-state) ports雙向(三態(tài))端口Input ports only僅為輸入端口Output ports only僅為輸出端口Both input and output ports輸入和輸出端口4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核配置選項(xiàng)Input Options 選項(xiàng)卡邊沿捕獲寄存器中斷寄存器Rising Edge：上升沿Falling Edge：下降沿Either Edge： 上升或下降沿Level：輸入為高電平且中斷使

7、能，則PIO內(nèi)核產(chǎn)生一個(gè)IRQ。Edge：邊沿捕獲寄存器相應(yīng)位為1且中斷使能，則PIO內(nèi)核產(chǎn)生一個(gè)IRQ。說明：當(dāng)指定類型的邊沿在輸入端口出現(xiàn)時(shí)，邊沿捕獲寄存器對應(yīng)位置1。說明：中斷只有高電平中斷，如果希望低電平時(shí)中斷，則需在該I/O輸入引腳前加一個(gè)“非”門。4.1 并行輸入/輸出內(nèi)核PIO內(nèi)核配置選項(xiàng)Simulation 選項(xiàng)卡當(dāng)需要對外進(jìn)行仿真時(shí)，要設(shè)置simulation選項(xiàng)卡。4.1 并行輸入/輸出內(nèi)核添加Led_pio 發(fā)光二極管LED PIO設(shè)置和button_pio類似，只是模式是Output ports only，不再需要中斷生成，本例中配置了8位的LED輸出。添加1個(gè)按鈕在此

8、選Input ports only。在Input Options選項(xiàng)單我們配置了上升沿觸發(fā)，生成中斷請求的模式第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.2 SDRAM控制器內(nèi)核SDRAM控制器內(nèi)核概述SDRAM控制器內(nèi)核提供一個(gè)連接片外SDRAM芯片的Avalon接口，并可以同時(shí)連接多個(gè)SDRAM芯片。SDRAM控制器內(nèi)核具有不同數(shù)據(jù)寬度(8、

9、16、32或64位)、不同內(nèi)存容量和多片選擇等設(shè)置。SDRAM控制器不支持禁能的時(shí)鐘模式。SDRAM控制器使cke引腳永久地有效。4.2 SDRAM控制器內(nèi)核SDRAM控制器內(nèi)核概述PPL(片內(nèi)鎖相環(huán))：通常用于調(diào)整SDRAM控制器內(nèi)核與SDRAM芯片之間的相位差。Avalon三態(tài)橋：SDRAM控制器可與現(xiàn)有三態(tài)橋共用引腳，這用能減少I/O引腳使用，但將降低性能。 fMAX(最高時(shí)鐘頻率)：目標(biāo)FPGA的系列和整個(gè)硬件設(shè)計(jì)都會影響硬件設(shè)計(jì)可實(shí)現(xiàn)的最高時(shí)鐘頻率。4.2 SDRAM控制器內(nèi)核 SDRAM內(nèi)核配置選項(xiàng)可直接選擇預(yù)定義的SDRAM芯片型號，對話框?qū)⒆詣痈淖兿旅鎯蓚€(gè)選項(xiàng)卡的值來匹配指定配

10、置。Memory Profile ：用于指定SDRAM的結(jié)構(gòu)。4.2 SDRAM控制器內(nèi)核數(shù)據(jù)寬度 允許值：8、16、32、64 默認(rèn)值：32 描述：該值確定dq總線(數(shù)據(jù))和dqm總線(字節(jié)使能)的寬度。具體數(shù)值請查閱SDRAM數(shù)據(jù)手冊。4.2 SDRAM控制器內(nèi)核結(jié)構(gòu)設(shè)置片選 允許值：1、2、4、8 默認(rèn)值：1 描述：獨(dú)立芯片的數(shù)目在SDRAM子系統(tǒng)中選擇。通過使用多個(gè)片選信號，SDRAM控制器可組合多個(gè)SDRAM芯片為一個(gè)存儲器子系統(tǒng)。4.2 SDRAM控制器內(nèi)核結(jié)構(gòu)設(shè)置區(qū) 允許值：2、4 默認(rèn)值：4 描述：區(qū)的數(shù)目,該值確定連接到SDRAM的ba總線（區(qū)地址）寬度。具體數(shù)值請查閱SDR

11、AM數(shù)據(jù)手冊。4.2 SDRAM控制器內(nèi)核地址寬度設(shè)計(jì)行 允許值：11、12、13、14 默認(rèn)值：12 描述：行地址位的數(shù)目。該值確定addr總線的寬度。具體數(shù)值請查閱SDRAM數(shù)據(jù)手冊。4.2 SDRAM控制器內(nèi)核地址寬度設(shè)計(jì)列 允許值：=8，且小于行的值 默認(rèn)值：8 描述：列地址位的數(shù)目。例如，SDRAM排列為4096行、512(29)列，所以列的值為9。具體數(shù)值請查閱SDRAM數(shù)據(jù)手冊。4.2 SDRAM控制器內(nèi)核通過三態(tài)橋共用管腳允許值：是、否默認(rèn)值：否 描述：當(dāng)設(shè)為No時(shí)，所有管腳都專用于SDRAM芯片。當(dāng)設(shè)為Yes時(shí)，addr,dq和dqm管腳在系統(tǒng)內(nèi)可與三態(tài)橋共享。4.2 SDR

12、AM控制器內(nèi)核包括系統(tǒng)測試臺的功能存儲模塊允許值：是、否默認(rèn)值：是 描述：當(dāng)打開選項(xiàng)時(shí)，SOPC Builder創(chuàng)建SDRAM芯片的功能仿真模型。該默認(rèn)的存儲器模型加速創(chuàng)建的過程和檢驗(yàn)使用SDRAM控制器的系統(tǒng)。4.2 SDRAM控制器內(nèi)核 SDRAM內(nèi)核配置選項(xiàng)Timing ：根據(jù)在SDRAM芯片數(shù)據(jù)手冊中提供的參數(shù)來設(shè)置芯片的時(shí)序規(guī)范4.2 SDRAM控制器內(nèi)核CAS等待時(shí)間允許值：1、2、3默認(rèn)值：3 描述：從讀命令到數(shù)據(jù)輸出的等待時(shí)間（以時(shí)鐘周期計(jì)算）。4.2 SDRAM控制器內(nèi)核初始化刷新周期允許值：1-8默認(rèn)值：2 描述：復(fù)位后，該值指定SDRAM控制器將執(zhí)行多少個(gè)刷新周期作為初始

13、化序列的一部分。4.2 SDRAM控制器內(nèi)核每隔一段時(shí)間執(zhí)行一個(gè)刷新命令允許值：-默認(rèn)值：15.625us 描述：該值指定SDRAM控制器多久刷新一次SDRAM。典型的SDRAM每64ms需要4,096刷新命令，通過每64ms/4,096=15.625us執(zhí)行一個(gè)刷新命令來符合這個(gè)要求。4.2 SDRAM控制器內(nèi)核在初始化前、上電后延時(shí)允許值：-默認(rèn)值：100us 描述：從穩(wěn)定的時(shí)鐘和電源到SDRAM初始化的延時(shí)。4.2 SDRAM控制器內(nèi)核刷新命令(t_rfc)的持續(xù)時(shí)間允許值：-默認(rèn)值：70ns 描述：自動刷新周期。4.2 SDRAM控制器內(nèi)核預(yù)充電命令(t_rp)的持續(xù)時(shí)間允許值：-默認(rèn)

14、值：20ns 描述：預(yù)充電命令周期。4.2 SDRAM控制器內(nèi)核ACTIVE到READ或WRITE延時(shí)允許值：-默認(rèn)值：20ns 描述：ACTIVE到READ或WRITE延時(shí)。4.2 SDRAM控制器內(nèi)核訪問時(shí)間(t_ac)允許值：-默認(rèn)值：5.5ns 描述：時(shí)鐘邊沿的訪問時(shí)間。該值由CAS的等待時(shí)間決定。4.2 SDRAM控制器內(nèi)核寫恢復(fù)時(shí)間(t_wr,無自動預(yù)充電)允許值：-默認(rèn)值：14ns 描述：如果執(zhí)行了明確的預(yù)充電命令，寫恢復(fù)。該SDRAM控制器總是執(zhí)行明確的預(yù)充電命令。4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用SDRAM控制器128Mbits16Mbytes32位數(shù)據(jù)寬度SDRAM

15、器件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCSData(32bit)一個(gè)帶32位數(shù)據(jù)總線的128Mbit SDRAM芯片4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用兩個(gè)帶16位數(shù)據(jù)總線的64Mbit SDRAM芯片SDRAM控制器64Mbits8Mbytes16位數(shù)據(jù)寬度SDRAM器件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCSData(32bit)64Mbits8Mbytes16位數(shù)據(jù)寬度SDRAM器件16bit16bit4.2 SDRAM控制器內(nèi)核SDRAM應(yīng)用兩個(gè)帶32位數(shù)據(jù)總線的128Mbit SDRAM芯片SDRAM控制器128

16、Mbits16Mbytes32位數(shù)據(jù)寬度SDRAM器件Altera FPGAAvalon從機(jī)接口到片內(nèi)邏輯addrCtlnCS0Data(32bit)128Mbits16Mbytes32位數(shù)據(jù)寬度SDRAM器件32bit32bitnCS14.2 SDRAM控制器內(nèi)核 添加外部sdram 通常的系統(tǒng)都需要用戶指定一個(gè)空間，這個(gè)是指ram可以使片上的，也可以使片外的sdram或sram等。如果用戶程序較大，超出了所能定制的最大片上ram容量，則也可以將程序放在sdram中運(yùn)行4.2 SDRAM控制器內(nèi)核第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 r

17、am/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.3 ram/rom片上存儲 使用FPGA內(nèi)部RAM資源，可以構(gòu)成RAM或ROM，速度快，特別在調(diào)試時(shí)因?yàn)楹苌偈芡獠窟B線等因素的限制很有用。組件欄中選擇Legacy Components-On-Chip Memory打開界面，如圖第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6

18、 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.4 EPCS控制器內(nèi)核EPCS控制器內(nèi)核綜述Altera EPCS 串行配置器件(EPCS1和EPCS4)，它可用于存儲程序代碼、非易失性程序數(shù)據(jù)和FPGA配置數(shù)據(jù)。帶Avalon接口的EPCS設(shè)備控制器內(nèi)核（“EPCS控制器”）允許NiosII系統(tǒng)訪問Altera EPCS串行配置器件。Altera提供集成到NiosII硬件抽象層(HAL)系統(tǒng)庫的驅(qū)動程序，允許用戶使用HAL應(yīng)用程序接口(API)來讀取和編寫EPCS器件。4.4 EPCS控制器內(nèi)核EPCS控制器內(nèi)核綜述

19、EPCS控制器可用于： 在EPCS器件中存儲程序代碼。 存儲非易失性數(shù)據(jù)。 管理FPGA配置數(shù)據(jù)。4.4 EPCS控制器內(nèi)核EPCS控制器內(nèi)核綜述EPCS控制器結(jié)構(gòu)框圖Boot-LoaderROMEPCS控制器配置存儲空間通用存儲空間EPCS配置器件Avalon總線NiosIICPU片內(nèi)外設(shè)Altera FPGA存儲FPGA配置數(shù)據(jù)剩余空間可用于存儲用戶非易失性數(shù)據(jù)。1KB的片內(nèi)存儲器4.4 EPCS控制器內(nèi)核第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核

20、 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器是掛載在Avanlon總線上的32位定時(shí)器，特性如下： 兩種計(jì)數(shù)模式：單次減1和連續(xù)減1計(jì)數(shù)模式 定時(shí)器到達(dá)0時(shí)產(chǎn)生中斷請求(IRQ)； 可選擇設(shè)定為看門狗定時(shí)器，計(jì)算到達(dá)0時(shí)復(fù)位系統(tǒng)； 可選擇輸出周期性脈沖，在定時(shí)器計(jì)算到達(dá)0時(shí)輸出脈沖； 可由軟件啟動、停止或復(fù)位定時(shí)器； 可由軟件使能或屏蔽定時(shí)器中斷。4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述EPCS控制器結(jié)構(gòu)框圖StatusControlPeriodhPeriodlSnaphSnapl控制邏輯計(jì)數(shù)器寄存器文

21、件Timeout pulseIRQReset數(shù)據(jù)總線地址總線（看門狗）Avanlon總線從機(jī)接口到內(nèi)核邏輯4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器可進(jìn)行的基本操作如下所述： Avalon主控制器通過對控制寄存器執(zhí)行不同的寫操作來控制： 啟動和停止定時(shí)器 使能/禁能IRQ 指定單次減1計(jì)數(shù)或連續(xù)減1計(jì)數(shù)模式 處理器讀狀態(tài)寄存器獲取當(dāng)前定時(shí)器的運(yùn)行信息。 處理器可通過寫數(shù)據(jù)到periodl和periodh寄存器來設(shè)定定時(shí)器周期。4.5 定時(shí)器內(nèi)核定時(shí)器內(nèi)核綜述定時(shí)器可進(jìn)行的基本操作如下所述： 內(nèi)部計(jì)數(shù)器計(jì)數(shù)減到0，立即從周期寄存器開始重新裝載。 處理器可以通過寫snapl或snaph獲取計(jì)數(shù)器的當(dāng)前

22、值。 當(dāng)計(jì)數(shù)器計(jì)數(shù)到達(dá)0時(shí)： 如果IRQ被使能，則產(chǎn)生一個(gè)IRQ （可選的）脈沖發(fā)生器輸出有效持續(xù)一個(gè)時(shí)鐘周期 （可選的）看門狗輸出復(fù)位系統(tǒng)4.5 定時(shí)器內(nèi)核定時(shí)器寄存器描述偏移量名稱R/W位描述15432100statusRW*RUNTO1controlRW*STOPSTART CONT ITO2periodlRW超時(shí)周期1（位15.0）3periodhRW超時(shí)周期1（位31.16）4snaplRW計(jì)數(shù)器快照（位15.0）5snaphRW計(jì)數(shù)器快照（位31.16）EPCS控制器結(jié)構(gòu)框圖RUNTOSTOPSTART CONT ITOperiodlPeriodhsnaplsnaph注：注：*表示

23、該位保留，讀取值未定義。表示該位保留，讀取值未定義。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Initial perod：用于預(yù)設(shè)硬件生成后的定時(shí)器周期，即perodl和periodh寄存器的值。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Preset Configurations：可選擇的預(yù)定義的硬件配置。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Writeable perod： 使能：主控制器可通過寫period而改變向下計(jì)數(shù)周期。 禁能：向下計(jì)數(shù)周期由Timeout Period確定，且period寄存器不在硬件中存在。Readable snapshot

24、： 使能：主控制器可讀當(dāng)前向下計(jì)數(shù)器的值。 禁能：計(jì)數(shù)器的狀態(tài)僅通過狀態(tài)寄存器或IRQ信號來檢測。Snap寄存器不在硬件中存在。Start/Stop control bits： 使能：主控制可通過寫START和STOP位來啟動和停止定時(shí)器。 禁能：定時(shí)器連續(xù)運(yùn)行。4.5 定時(shí)器內(nèi)核 定時(shí)器內(nèi)核配置選項(xiàng)CFI控制器框圖Timeout pulse： 使能：定時(shí)器到0時(shí)，timeout_pulse輸出一個(gè)時(shí)鐘周期的高電平。 禁能：timeout_out信號不存在。System reset on timeout： 使能： 定時(shí)器到0時(shí)， resetrequest信號輸出一個(gè)時(shí)鐘周期的高電平使系統(tǒng)復(fù)位。

25、 禁能： resetrequest信號不存在。 在組件攔中雙擊選擇Other-Interval timer進(jìn)入配置界面，我們選用Full feature，1ms一次溢出事件第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.6 UART內(nèi)核UART內(nèi)核綜述UART內(nèi)核（通用異步接收器/發(fā)送器內(nèi)核）執(zhí)行RS-232協(xié)議時(shí)序，并提供可調(diào)整的波特率。用戶可配置

26、奇偶校驗(yàn)位、停止位和數(shù)據(jù)位，以及可選的RTS/CTS流控制信號。內(nèi)核提供一個(gè)簡單的Avalon從控制器接口，該接口允許Avalon主控制器（例如NiosII處理器）通過讀寫寄存器與UART內(nèi)核進(jìn)行通訊。4.6 UART內(nèi)核UART內(nèi)核綜述波特率除數(shù)接收寄存器發(fā)送寄存器狀態(tài)寄存器數(shù)據(jù)包結(jié)束符控制寄存器移位寄存器移位寄存器clkAddrDataIRQendofpacketdataavailablereadfordatauart clkTXDRXDRTSCTSAvalon總線接口RS232接口UART內(nèi)核的結(jié)構(gòu)框圖4.6 UART內(nèi)核UART內(nèi)核綜述1. RS-232接口2. 發(fā)送邏輯3. 接收邏輯

27、4. 波特率生成4.6 UART內(nèi)核UART內(nèi)核的寄存器描述偏移量寄存器名稱R/W描述/寄存器位1513 12111098765432100接收數(shù)據(jù)(rxdata)RO接收數(shù)據(jù)1發(fā)送數(shù)據(jù)(txdata)WO發(fā)送數(shù)據(jù)2狀態(tài)(status) RWeopctsdctserrdytrdytmt toe roe brkfepe3控制(control)RWieoprtsidctstrbkieirrdyitrdyitmt itoe iroe ibrk ifeipe4除數(shù)(divisor) RW波特率除數(shù)5數(shù)據(jù)包結(jié)束符(endopacket) RW數(shù)據(jù)包結(jié)束符值UART內(nèi)核寄存器映射發(fā)送數(shù)據(jù)(txdata)接

28、收數(shù)據(jù)(rxdata)狀態(tài)(status)控制(control)除數(shù)(divisor) 數(shù)據(jù)包結(jié)束符(endopacket) 4.6 UART內(nèi)核 UART內(nèi)核配置頁Baud Rate：波特率設(shè)置數(shù)據(jù)位設(shè)置數(shù)據(jù)位設(shè)置流控制流控制流數(shù)據(jù)控制流數(shù)據(jù)控制 在組件選擇欄中選擇Communication-UART（RS232 series port）配置UART第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 lcd控制器 4.

29、9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.7 JTAG_UART內(nèi)核JTAG_UART內(nèi)核綜述JTAG UART內(nèi)核通過Avalon從控制器接口連接到Avalon總線。JTAG UART內(nèi)核包含2個(gè)32位寄存器（數(shù)據(jù)和控制），它們可通過Avalon從控制器端口進(jìn)行存取。Avalon主控制器訪問寄存器來控制內(nèi)核并在JTAG連接上傳輸數(shù)據(jù)。JTAG UART內(nèi)核提供高電平有效的中斷輸出，該輸出在讀FIFO幾乎為滿或?qū)慒IFO幾乎為空時(shí)申請一個(gè)中斷。有讀寫FIFO也是JTAG UART內(nèi)核與UART內(nèi)核的不同點(diǎn)之一。FIFO可以改善JTAG連接的帶寬。FIFO深度可由用戶設(shè)置。4.7 JTA

30、G_UART內(nèi)核JTAG_UART內(nèi)核綜述數(shù)據(jù)寄存器控制寄存器讀FIFO寫FIFOJTAG集線器接口寄存器組JTAG集線器JTAG控制器Altera FPGA 內(nèi)置特性由QuartusII自動生成IRQ使用JTAG接口的其它節(jié)點(diǎn)JTAG接口JTAG UART內(nèi)核Avalon從設(shè)備接口Altera FPGAUART內(nèi)核寄存器映射4.7 JTAG_UART內(nèi)核JTAG_UART的寄存器描述偏移量 寄存器名稱R/W位描述3116151411109872100數(shù)據(jù)RWRAVAILRVALID保留DATA1控制RWWSPACE保留ACWIRI保留WRUART內(nèi)核寄存器映射數(shù)據(jù)控制4.7 JTAG_UART內(nèi)核 JTAG-UART配置選項(xiàng)卡JATG_UART配置選項(xiàng)卡Write FIFO：寫寫FIFO設(shè)置設(shè)置Read FIFO：讀讀FIFO設(shè)置設(shè)置4.7 JTAG_UART內(nèi)核 在組件欄中選擇Communication-JTAG UART，彈出JTAG UART配置界面如第4講 主要內(nèi)容 4.1 并行輸入/輸出(PIO)內(nèi)核 4.2 SDRAM控制器內(nèi)核 4.3 ram/rom片上存儲 4.4 EPCS控制器內(nèi)核 4.5 定時(shí)器內(nèi)核 4.6 UART內(nèi)核 4.7 JTAG_UART內(nèi)核 4.8 Lcd控制器 4.9 System ID內(nèi)核 4.10 課程實(shí)驗(yàn)4.8 Lcd控制