1、系統(tǒng)設(shè)計專題之電機調(diào)速控制設(shè)計學院：自動化與電氣工程學院班級:*姓名：* 學號: 日期:1CPLD系統(tǒng)簡介1.1 CPLD 簡介CPLD（CompleX°rogrammable Logic Device）復(fù)雜可編程邏輯器件，是從 PAL 和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路 范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。具基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的 目標文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設(shè) 計的數(shù)字系統(tǒng)。1.2 CPLD系統(tǒng)的基本構(gòu)架主要包括有處理器、外

2、圍電路及接口和外部設(shè)備三大部分其中外圍電路一般 包括有時鐘、復(fù)位電路、。程序存儲器、數(shù)據(jù)存儲器和電源模塊等部件組成。外 部設(shè)備一般應(yīng)配有USB顯示器、鍵盤和其他等設(shè)備及接口電路。在一片 CPLD 微處理器基礎(chǔ)上增加電源電路、時鐘電路和存儲器電路，就構(gòu)成了一個CPLDK心控制模塊。其中操作系統(tǒng)和應(yīng)用程序都可以固化在ROW。1.3 CPLD系統(tǒng)的特點采用32位EPM3032豳處理器和實時操作系統(tǒng)組成的 CPLD空制系統(tǒng)，與傳 統(tǒng)基于單片機的控制系統(tǒng)和基于 PC的控制方式相比，具有以下突出優(yōu)點：性能方面：采用32位RISC結(jié)構(gòu)微處理器，主頻從30MHzgiJ 1200MHzW上, 接近PC機的水平，

3、但體積更小，能夠真正地“嵌入”到設(shè)備中。實時性方面：CPLM控制器內(nèi)嵌實時操作系統(tǒng)（RTOS ,能夠完全保證控 制系統(tǒng)的強實時性。人機交互方面：CPLD空制器可支持大屏幕的液晶顯示器，提供功能強大的圖形用戶界面，這些方面的性能也接近于 PC,優(yōu)于單片機。系統(tǒng)升級方面：CPLD空制器可為控制系統(tǒng)專門設(shè)計，具功能專一，成本較 低，而且開放的用戶程序接口（ API）保證了系統(tǒng)能夠快速升級和更新。1.4 CPLD技術(shù)的應(yīng)用領(lǐng)域CPLDK術(shù)可應(yīng)用在：工業(yè)控制；交通管理；信息家電；家庭智能管理；網(wǎng) 絡(luò)及電子商務(wù)；環(huán)境監(jiān)測；機器人等領(lǐng)域。在工業(yè)和服務(wù)領(lǐng)域中，大量 CPLDK術(shù)也已經(jīng)應(yīng)用于工業(yè)控制、數(shù)控機床、

4、 智能工具、工業(yè)機器人、服務(wù)機器人等各個行業(yè)，正在逐漸改變著傳統(tǒng)的工業(yè)生 產(chǎn)和服務(wù)方式。例如，飛機的電子設(shè)備、城市地鐵購票系統(tǒng)等都可應(yīng)用CPLDS統(tǒng)來實現(xiàn)。2設(shè)計內(nèi)容2.1 任務(wù)目標根據(jù)所學的CPL際統(tǒng)的知識，通過硬件和軟件想結(jié)合，編程控制電機的正 轉(zhuǎn)、反轉(zhuǎn)、加速和減速。2.2 硬件原理圖硬件原理圖如圖1所示：EPM3032瘟片起至IJ接收PWM&號并實現(xiàn)對電機的 控制的作用。LIA仆守前!« 2：iKivnn口 ju iKH.TttEiXKIJq IKMWi INFOXKUi3 UCLkl CLK2UICIDMIHJ02HJ02!Im。H)Q2bIljWJ4K.UK2JIW

5、4KM2*ILW*HM1DILW>l*UWIlW- -li)MMkimnHint<Wn mmiombuK*MSHJ弧THMKII KMil47F亙Jfl7翦工G 0 10 詞IX利GDk) 30M GDI!)kPM32.m-3WnO|L5¥£ft3JVl VXXINT|aJV|n£H13VQRJVl VCCINTqJVl EPIWUIir44-IQkCIDTH.ISuJTKIl mi5口圖1硬件原理圖2.3 H橋原理圖H橋電動機驅(qū)動電路包括4個三極管和一個電機。如圖2所示。要使電機轉(zhuǎn) 動，必須導(dǎo)通對角線上的一對三極管。 根據(jù)不同三極管的導(dǎo)通情況，電流可

6、能從 左至右或從右至左流過電機，從而控制電機的轉(zhuǎn)向。圖2 H橋原理圖當G1和G4導(dǎo)通時，電機受正向電壓，導(dǎo)通一段時間后，令 G4截止，由于 電機中存在電感，電流不能突變，電流經(jīng)G1和Q3導(dǎo)通續(xù)流，此時電動機兩端的 變壓為零，輸出電壓的均值為電動機的電壓。這樣就實現(xiàn)了電機的正轉(zhuǎn)。在周期不變的情況下，改變變換器輸出電壓的占空比，就改變了輸出電 壓均值，也就改變了電機的轉(zhuǎn)速。當輸出高電平的時間增大，而低電平所占的時 間減小時，此時實現(xiàn)的是加速，反之就是減速。當G2和G3導(dǎo)通，電機受負向電壓，導(dǎo)通一段時間后，令 G2截止，由于電 機中存在電感，電流不能突變，電流經(jīng)G3和Q1導(dǎo)通續(xù)流，此時電動機兩端的變

7、 壓為零，與正轉(zhuǎn)類似，這樣就實現(xiàn)了電機的反轉(zhuǎn)。反轉(zhuǎn)時也能實現(xiàn)加減速，同正 轉(zhuǎn)。2.4 直流電機調(diào)速直流電機控制驅(qū)動芯片：L9110.L9110是為控制和驅(qū)動電機設(shè)計的兩通道推挽式功率放大專用集成電路 器件，將分立電路集成在單片IC之中，使外圍器件成本降低，整機可靠性提 高。該芯片有兩個TTL/CMOS兼容電平的輸入，具有良好的抗干擾性；兩個輸出 端能直接驅(qū)動電機的正反向運動，它具有 較大的電流驅(qū)動能力，每通道能通過 800mA的持續(xù)電流，峰值電流能力可達1.5A;同時它 具有較低的輸出飽和壓降； 內(nèi)置的鉗位二極管能釋放感性負載的反向沖擊電流，使它在驅(qū)動繼電器、直流電機、步進電機或開關(guān)功率管的使

8、用上安全可靠。L9110被廣泛應(yīng)用于玩具汽車 電機驅(qū)動、脈沖電磁閥門驅(qū)動，步進電機驅(qū)動和開關(guān)功率管等電路上。符號* £I最小典型最大單位Vcc max電源電壓2.25.012.0Vlout max輸出電流8001000mAVHin輸入高電平2,25.012.0V小輸入低電平00.50.7 1VPd max允許電源消耗=800mWTopr操作溫度-302585圖3 L9110管腳定義、參數(shù)序號符號功能|10AA路輸出管腳2VCC電源電壓3VCC電源電壓40BB路輸出管腳5GND地線 6IAA路輸入管腳7IBB路輸入管腳8GND地線管腳定義:絕對最大范圍：1a=25L9110直流電機控制

9、芯片的管腳波形圖：管腳波形圖:輸入A輸入B輸出A輸出B圖4 L9110管腳波形圖L9110直流電機控制芯片的電路接線圖。應(yīng)用電路圖;正轉(zhuǎn)信號克流電機反轉(zhuǎn)信號圖5 L9110電路接線圖利用脈沖寬度調(diào)制(PWM原理進行調(diào)速。PWM1靠改變脈沖寬度來控制輸 出電壓。如圖3所示。通過改變周期來控制輸出頻率， 而輸出頻率的變化可通過 改變脈沖的調(diào)制周期來實現(xiàn)。高電平Up I低電平o“I tJ |圖6脈沖寬度調(diào)速原理圖-tU = Up平均電壓： T 。t/T為PW嘛沖的占空比，決定平均電壓的大小。 占空比越大，電路開通時間越長。pwMWt以下優(yōu)點：(D無需進行數(shù)模轉(zhuǎn)換；(2)抗噪性能強，PWMI數(shù)字形式的

10、，噪聲只有在強到足以將邏輯 1改變 為邏輯0或?qū)⑦壿?改變?yōu)檫壿?,才能對數(shù)字信號產(chǎn)生影響，PWMB于通信時 極大的延長通信距離；(3) PWMS經(jīng)濟也節(jié)約空間3實驗一，熟悉編程環(huán)境與仿真工具3.1 Quartus II編程軟件Quartus II是Altera公司的綜合性PLD/FPGAT發(fā)軟件，原理圖、VHDL VerilogHDL 以及 AHDL(Altera Hardware 支持 Description Language )等多種 設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置 的完整PCLD®計流程。3.2 在系統(tǒng)可編程器件設(shè)計步驟1 .創(chuàng)建新設(shè)計

11、項目：設(shè)計的第一步，它的任務(wù)是建立一個項目，包括項目文 件和項目標題。2 .選擇器件：在器件選擇窗口中選擇要使用的器件。 針對某個可編程器件進 行設(shè)計時，建立項目后，應(yīng)首先選擇器件。3 .輸入和修改源文件：設(shè)計過程中最重要的一步。所有的設(shè)計思想通過源程 序的形式輸入計算機。一個項目可能由一個或多個源文件組成。4 .編譯與優(yōu)化：編譯用途和其他語言是一樣的。 若不能通過編譯，則需修改 源文件。5 .仿真：使用ModelSim軟件進行仿真。目的是對設(shè)計的正確性進行檢驗。從 功能上對設(shè)計的正確性進行檢查，它假定信號的傳輸時間為 0,與適配器的時間 無關(guān)。若仿真結(jié)果與設(shè)計要求不符，則需修改設(shè)計。6 .下

12、載：通過下載電纜，將生成的pof數(shù)據(jù)文件下載到電路EPM3032ATC44-10 器件中。下載又稱為編程。一個器件只有經(jīng)過下載這一步驟， 才能將設(shè)計成果轉(zhuǎn) 化為該器件的功能，在電路板上發(fā)揮應(yīng)有的作用。3.3建立由原理圖源文件組成的設(shè)計1 .創(chuàng)建一個新的設(shè)計項目(1)選擇菜單 File->New Project ,在 Create Project Wiszard 對話框的 Work Director欄中，選擇工程保存路徑，在 Nam升鍵入項目名。(2)按Next按鈕，出現(xiàn)添加工程文件的對話框，如下圖：這里先不管它，然后按next進行下一步，選擇FPG端件的型號，如下圖:(3)在Family

13、下拉框中，選擇MAX3000A(歹【，選擇此系列的具體芯片 EPM3032ATC4440執(zhí)行next出現(xiàn)選擇其它EDAE具對tS框，Simulation 選項 中 Tool name擇 ModelSim-Altera , Format(s)選擇 SystemVerilog HDL按 next 進入工程的信息總概對話框；(4)按Finish按鈕即建立一個項目 2.建立一個Verilog文件(1)執(zhí)行File 7 New彈出新建文件對話框，如下圖:選才? Verilog HDL File, 點擊OK,開始程序編寫。雙擊左側(cè)下方 Tasks窗口 中的Compile Design ,對程序進行編譯；編

14、譯如果出現(xiàn)錯誤，對程序進行修改， 直至完全編譯成功。(2)選擇 Processing->Start->Start Test Bench Template Writer,生成激勵文件.vt 。選擇Files->open,打開工程文件夾下 simulation->modelsim 中All Files里的.vt文件，對其進行修改，使輸入信號初始化，將系統(tǒng)時鐘信號進行 延時，避免出現(xiàn)仿真時內(nèi)存不夠的情況，修改后點擊保存。如下圖：d<TQTori l-ULInr3 FH i«吐卡» Slnrl Compihliaidrt»LQ 4M加審 C4

15、jnwt F*eSlnrt: updsic- «c<ff*Y kwiiateaUe«i F4e CaT-pdoten Rspa-rfcCri"R* lOpMCRk SpTWMEK Rj咖4ULJfLA IB工 3 sl * . r .3 23 囤-> Hi*riUrrhfMfcSfi ftem: CxmcnldlKny CuhLd-hub.TdEfcJ iVrigy- nmvrnvy Pimbt AnaMr TdqI ¥ 聒MmbWTM9Ih&uc cl-ocle10LnpiLCj 1:tc11npuc jwflr12output-

16、pwrir”DUEpDT.盧UI力阿國面血 *Type： ID Me-asage-SMre HMrN-rrTp HHoirahnn3Uin Ri所m C. EkbOdlbiSJJSE An«A| ft 和r科的54Ali MrtilE MargaStan AtterStart4上n±4«rSwn Tmeftrfit Tl*nn0 g 怔htart EDAWriterSun >£44n AssHfifcDWrtFawv U.MMrSun 5Sh MatfDWrt S：用niiiPratM Campitabong1 抬;¥"4M 為

17、MgsSUF hrty Timng ITadirnt5«ire Chtdc & 5-m 鰭 mda WgA。ShiF 1VoM 30r網(wǎng) Equflioft wmfiq1 (hja-Erwh4Mt：i%3e Fqiutam Wnipr mitdtfangjhUE Idrfl M6di NH岫3Mf的啜| 承寄宿ECM 即nitHiB,3UiF EDA rt"UI 少不由但注cn+h-SMt+rrl，:Svfl;qp口rl一分由(5)為仿真添加激勵文件。選擇 Assignments->setting->EDA ToolSettings->Simula

18、tion ,在 NativeLink settiong 下，選擇 Compile test bench,點擊Test Bencheso在彈出的Test Benches窗口下點擊New,彈出NewTest Bench Settings 窗口。在 Test bench name下命一個名字，在 Top level module in test bench中輸入.vt文件中帶有_vlg_tst 的名字。勾選 Use test bench to perform VHDL timing Simulation , 在 Design instance name in test bench 中輸入 i1;點擊

19、下方 Test bench and simulation files 下的 File name后的.， 選擇.vt文件，點擊Add。連點OK直至回到Quartus II主界面。如下圖WttiiTHgrlli - &Swings - deQvmiifll Fin婀同 廿dU中J ComplMM Prw Eorlf TiMi時 Innranwrtvil PtWSM 51mt EDATiMl S4HU1 D1丐 n Erirp Sirnyiqn Formal Minh HMid-LMiMs wst bendi swings M the sHraed «5t bendi.T IswT

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22、建立一個 MSim的工程,h OjEj II 3鴕. Li.iW.rn . M/eMS K* HKCUOM: n2CZlA71：44-'£!KirHDl V?rwn將其放在了 D:pro下，建立完成后樣子如圖3.1£10 dbiiLRJ*bkHr C Tort'llOww»rt.0 r Grak-Gswi> " Ar* L卬甘ml> > tta-(Ptea IRnii；wdDl« K>±n(ECLKr HMUI); ipt GOJE: cutput :RffiAH;iep|il&

23、;|l Q.J 7/ leg rawiitnlUIQbaaia , ；ena4 4E4vedM- KXItiEq3Mgi ;二Ewan C- 1； 4- 4+1JtJ>3 4-3-m-工彳 _ 9 工FKKAH 5 J； q . q.+1-s t3 tlK 1H 恒-1 KUPi“ri Rrq gsrihis；博 GF心 JL .« |營口，方3 Tvv* 191,工 i Sntw 久 FiEmp /Ln 13 1"E&EtM圖7軟件主界面然后，編譯，打開MSim.vt文件，編輯輸入模擬量(#2 repeat(3000) #2 GCLK<=GCLK;o

24、如圖 5 所示：>3Bcj HfrurinmHFVKU1:K«tCvy*»R-e n:±»c"d二 MPiEn Drn ifipuriPm* Qnw-" «jn5Q 丁 x一,«nd./ BMtgii statExvd:j 411 nnyHSlfi Li 4N B»rr mp - ixamec-Ticn httveea 修日心三 |»n：4 andcgl.亭uer，“K1和中1機.F8KUlr：FMHU1：-> > Mywl.2|nfw A * "Ite-(Ptaa

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27、 沖輸入，SW1 SW2 SW舜口 SW份別代表控制電機的啟動/停止、正/反轉(zhuǎn)、力口速 和減速。.首先檢測脈沖新信號的上升沿,設(shè)定一個寄存器，記錄脈沖個數(shù)。然后對按鍵進行判斷。加速和減速控制是通過改變參考值,以實現(xiàn)改變占空比，實現(xiàn)調(diào)速。,.口 口口心 魚門戶工 “明匚 Input znp'j-tclfr-SMH;5WJ；SW3;swm；*1jvuodulc MSkn(elle.打電機啟書拄制帕詵 心，電機王反情控制橫部電軌M速控制技就打電機和段捶制花41”呂充方W出桂割國軸口口加匚pwl;frwn2;日正餐電昌夫就,定文薪存SS曲住宿號req pwaal " r.g P

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40、DlTCi Il1dl*ll 2占金祈 II*P> LdH MeJmjbm Ajd Wj-m- Tde Lip" Hoobrurki 或 rdou Jrip由上q勺I CUwi jiyujt' IrfniTMI ¥ 4電白口 | arAt m I ?旬去叫 1M_B ILiMyuJ: jllnLm-|7歷瓦反匈» -DvtaJt 'J 4-Jin*L±*眄 口5-1OKflng 0.JiI E£fl -11L4 1gElLr 匚.rx±«=diMWFn: Lb*.5S2 w Bq £2. PW

41、M反轉(zhuǎn)仿真波形2）進行仿真輸出波形如圖所示，能夠?qū)崿F(xiàn)電機正轉(zhuǎn)加速(speed = 2'b11、flag_fanzhuan=1;)M日m UTERA 由 EDH0M 1dleIfh- tdh£ornpd« rrufana 3dT-oli Layout fiEMnirki 或 ndaa Qalp一m號* 事以三"F i*'司|叵量型日£3rli II aw'I | LAI-i一j_r | 則|4*H4A|HkL»m- I-OX-I-FF *l-i |U.EMlZnata mEHR2）進行仿真輸出波形如圖所示，能夠?qū)崿F(xiàn)電機正轉(zhuǎn)

42、加速(speed = 2'b10、flag_fanzhuan=1;)M M&rn ALTERA £TAA尚 EDlTClN l<Dl1d艮* Ldh dmpl* imibm 廊如白凈加 Tjaole IK|i: boctbnarlcA 而 Imh ydpx *口占I X小電白二| 0，*器正|仁國華山r& i- iLihYBLf If-iKLk-H-ilF歷而而閹步zi阜電，n陽"4“ A 金H&Bt哮jta ±JAtm -Dat*JiI ECO -I1Li 9gnlT 匚.tx上hUif：工詠炯 fti iigw：射的L南J

43、al-I2）進行仿真輸出波形如圖所示，能夠?qū)崿F(xiàn)電機正轉(zhuǎn)加速(speed = 2'b01 、flag_fanzhuan=1;)L A A IB IU g £國其仁皆量也11n-舊歷瓦國產(chǎn)d河皿*F: L lHjm ki» ：iH*L描ijal。8臥】1>?網(wǎng)4 一的 JiMALTERA STAAHR EDlTKyy 依記R* 0dh X>w £ompA» mikrii A(Jd 5v» T*h Liyayt 白 twEurlci 岫 ndm UjlpilH5*7內(nèi)n0P&n h-tataN Q 國' '

44、也匚三-障則理明|*|廿上片三%| *礙泡國我同-jHKMFUi 夫.*mgEW3 包片4 一中jsS*小® JKi虬tarwn La nIIIUIIIIIIULH 2-HET5總結(jié)首先，通過系統(tǒng)設(shè)計專題這門課，學習了什么是CPL晾統(tǒng)，對CPL際統(tǒng)的 一些知識（如定義，基本構(gòu)架，特點，應(yīng)用及發(fā)展前景等）有了一些基本的了解， 對CPLDt了更系統(tǒng)的認識。CPL晾統(tǒng)就是將計算機硬件和軟件結(jié)合起來構(gòu)成的 一個專門的裝置，這個裝置可以完成一些特定的功能和任務(wù)， 能夠在沒有人工干 預(yù)的情況下獨立地進行實時監(jiān)測和控制。其次，通過親自動手編寫相應(yīng)的程序來完成實驗， 鍛煉了獨自解決問題的能 力。同時

45、，在完成目標的過程中，發(fā)現(xiàn)了一些問題，比如學習并掌握理論知識并 不難，將理論知識應(yīng)用到實際的工程上就很難了，恰恰我們?nèi)狈Φ木褪沁@種能力， 老師們能夠根據(jù)學生的情況將該課程設(shè)定為為實踐課程而不是一味的講解理論， 對學生提高實踐能力很有幫助。最后，在龔老師的指導(dǎo)和幫助下，通過自己的努力和同學進行討論， 最終能 順利完成既定的目標。附錄實驗一程序：module MSim(GCLK, PWMAH);input GCLK;output PWMAH;reg3:0 q; /reg PWMAH;initialbeginPWMAH <= 0;q = 0;endalways (posedge GCLK) /

46、if(q = 1)beginPWMAH <= 1;q = q+1;endelse if(q = 9)beginPWMAH <= 0;q = q+1;endelse if(q = 15)q = 0;else q = q+1;endmodule input clk;附錄二實驗二程序：module MSim(clk, SW1, SW2, SW3,SW4, pwml, pwm2);input SW1; /電機啟/?？刂瓢存Iinput SW2; /電機正/反轉(zhuǎn)控制按鍵input SW3; /電機減速控制按鍵input SW4; /電機加速控制按鍵* 歸憲龍* 輸出控制變量* /output

47、pwml; /正轉(zhuǎn)output pwm2; /反轉(zhuǎn)* 歸憲龍* 定義寄存器鎖住信號*/reg pwml;reg pwm2;reg1:0 speed;reg6:0 cnt;reg flag_zhengzhuan; /正轉(zhuǎn)標志位reg flag_fanzhuan; /反轉(zhuǎn)標志位reg flag; /正反轉(zhuǎn)換擋/防抖設(shè)計reg2:0 dout1,dout2,dout3,buff;wire2:0 key_edge;/消抖寄存器/按鍵消抖輸出/*以憲龍程序變量初始化*/initialbeginpwml = 0;pwm2 = 0;speed = 2'b00;/dir = 2;flag_zhengzhuan = 0;flag_fanzhuan = 0;flag = 0;end/* 1憲龍* 程序循環(huán)體部分* /always(posedge clk)beginif(cnt < 7'd100)cnt <= cnt + 7'b1;else