1、第7章 CMOS邏輯門電子學分析 前一章考察了MOSFET的電氣特性，這為本章分析在CMOS邏輯電路中晶體管的行為建立了基礎。本章將集中闡述開關速度和版圖設計的重要問題，且為現(xiàn)代芯片設計的許多方面提供基礎。7.1 CMOS反相器的直流特性描述一個數(shù)字邏輯電路特性需要兩種類型的計算：直流分析和暫態(tài)分析。直流（DC）分析確定了對于一個給定輸入值Vin時的輸出值Vout。暫態(tài)分析：輸入電壓相應于變化的邏輯值為時間的函數(shù)Vin(t)，電路的響應包括在Vout(t)中。在輸入變化和相應的輸出變化之間的延時是高速設計的基本限制因素。CMOS反相器是計算邏輯門電氣特性的基礎，下面考察一個反相器的DC特性，它

2、可以由電壓傳輸特性（VTC）來說明，即Vout作為Vin函數(shù)的曲線。若Vin0，VoutVDD，確定了輸出高電壓輸出高電壓VOHVDD。若VinVDD，Vout0，確定了輸出低電壓輸出低電壓VOL0。輸出端的邏輯擺幅為VLVOHVOLVDD，由于它等于全部電源電壓，所以叫做全軌輸出全軌輸出。電路的VTC是使輸入電壓值從Vin0開始然后逐漸增加到VDD獲得的，所得到的曲線圖見下：inDDSGpinGSnVVVVV截止。時，當截止時，當pnTpDDinTninVVVVVA點處斜率為1，它確定了輸入低電壓輸入低電壓VIL，根據(jù)定義，一個邏輯0的輸入電壓為第二個斜率為1的點為b，它確定了輸入高電壓輸入

3、高電壓VIH，根據(jù)定義，一個邏輯1的輸入電壓為高電壓和低電壓的電壓噪聲容限分別為：噪聲容限是輸入對于電磁耦合信號干擾穩(wěn)定性的定量度量。 雖然能夠算出定義邏輯0和邏輯1輸入電壓的確切值，若在VTC中引入一個中點電壓VM會更簡單。該點定義為VTC與VoutVinVM所確定的單位增益線的交點。本身VM點位于過渡區(qū)因而并不代表一個布爾量。但是當Vin小于VM時輸入電壓趨于邏輯0， Vin大于VM時則標志著輸入處于邏輯1這邊。因此知道VM就知道輸入過渡變化的中點。為了計算中點電壓，在右圖設VoutVinVM，使兩個FET的漏電流相等，得到IDnIDpILinVV 0DDinIHVVVILOLLIHOHH

4、VVVNMVVVNM但在使用上述表達式之前先確定每個FET的工作區(qū)域（飽和或非飽和）。對于nFET，飽和電壓為 同樣漏源電壓為 ，所以nFET必定飽和，由于VSGpVSDp，同樣的理由也適用于pFET，由前面所介紹的飽和電流公式得到TnMTnGSnsatVVVVVMoutDSnVVVTnMsatDSnVVVVppnnpnpnTnpnTpDDMTpMDDTnMpnLWkLWkVVVVVVVVV)()(1)(，22)(2)(2TpMDDpTnMnVVVVV所以FET的尺寸比確定了切換點，n管和p管具有不同的遷移率，依工藝細節(jié)不同它們的典型值比為rkkkkpnpnpn32，一個對稱反相器的VTC是一

5、個“0”和“1”的輸入電壓范圍相同的VTC?？梢粤頥M1/2VDD。所以如果例1 一個CMOS工藝具有下列參數(shù)：22121TnDDTpDDpnVVVVpnTpTnVV，則LVVVVVVVAkVAkpDDTpTnpn/WV3,7 . 0,7 . 0,/60,/140Mn22和，求考慮 右圖表明一個反相器采用兩種設計類型時版圖上的區(qū)別。一個是具有較大尺寸的pFET，一個是相同尺寸的晶體管。在物理層次上，器件的相對尺寸體現(xiàn)在比例n/p上，它決定了切換點。增大n/p將降低中點電壓VM的值，這一相關性表現(xiàn)在下面的曲線圖上。n/p的值由1增加至2.5，可以發(fā)現(xiàn)VM值減小，也可以使n/p值減小，不過很少這么

6、做，這樣會使pFET的寬長比變得太大。7.2 反相器的開關特性研究的問題是在輸入改變時邏輯門引起的時延最小。在反相器上加輸入電壓如圖，得到輸出電壓。假設輸入電壓具有階梯特點，輸出波形會對輸入做出響應，但輸出電壓不可能瞬時改變。上升和下降時間延遲是由于晶體管的寄生電阻和電容造成的。考慮下圖中的非門電路。兩個FET都可用它們的等效開關來代替，其中：)(1,)(1TpDDppTnDDnnVVRVVRpjswppjppoxDBpGDpDpnjswnnjnnoxDBnGDnDnPCACWLCCCCPCACWLCCCC21,21邏輯鏈中每個邏輯門必須能夠驅(qū)動另一個門或一組門，可以驅(qū)動的門的數(shù)目是由電路的扇

7、出數(shù)扇出數(shù)（FO）確定的。所謂扇出的門就是驅(qū)動電路的負載，因為它們都存在著輸入電容輸入電容Cin，考慮下圖中的反相器：所謂反相器的輸入電容就是兩個FET的電容之和：右圖顯示了一個扇出FO3的輸入電容的影響，CL為加在非門上的負載值。GnGpinCCCinLCC3下圖說明了如何計算一個反相器的開關時間一個CMOS非門驅(qū)動一個外加負載電容CL，所以可得到右圖完整的開關模型?？偟妮敵鲭娙轂椋哼@些是無法消除的內(nèi)部寄生電容。由于這些電容是并聯(lián)的，所以為相加關系?？傒敵鲭娙軨out是驅(qū)動門必須驅(qū)動的負載；其數(shù)值隨負載而改變。DpDnLFEToutCCCCCFETC，例2 求下圖中的非門電容Cout：45.

8、50,45.5055.159 .3455.1515.1028 .10,9 .3410.2426 .2115.10) 1 . 24)(2)(24. 0() 1 . 2)(4)(86. 0(10.24) 1 . 28(2)32. 0() 1 . 2)(8)(05. 1 (8 .10417 . 2,6 .21817 . 2LoutFETDnDpnPGpGpCCfFCfFCfFCfFCfFCfFCfFC7.2.1 下降時間計算改變時間的起始點，即Vin在時間t0時從0變?yōu)閂DD，在輸出端的初始情況是VoutVDD。當nFET導通，pFET截止，電容Cout最初被充電到電壓VDD，然后通過nFET電阻R

9、n放電至0V，這一過程利用初始條件Vout（0）VDD求解方程，可以得到noutoutoutRVdtdVCi，為時間常數(shù)outnntDDoutCReVtVn,)(/ 一般下降時間下降時間定義為從0.9VDD下降到0.1VDD的時間間隔。通過計算可得到時間和輸出電壓的關系令Vout分別為0.9VDD和0.1VDD，計算出tf一般數(shù)字邏輯門中的輸出下降時間通常稱為輸出端高至低時間高至低時間tHLtHLtf)ln(outDDnVVtnfnDDDDnDDDDnxyftVVVVttt2 . 22 . 29ln9ln)9 . 0ln()1 . 0ln(，7.2.2 上升時間計算上升時間可以按同樣方式計算。

10、pFET導通，從而電流對Cout充電poutDDoutoutRVVdtdVCi，為時間常數(shù)outpptDDoutCReVtVp,1 )(/同樣的方式定義上升時間上升時間就是輸出端的低至高時間低至高時間tLH。低至高時間tLH和高至低時間tHL分別代表輸出電壓從邏輯0到邏輯1或從邏輯1到邏輯0變化所需要的最短時間。假設輸入為周期T秒的方波，然后定義最大信號頻率為這是能夠加在門上是輸出仍可穩(wěn)定至可確定狀態(tài)的最大頻率，如果信號頻率超過fmax，那么門的輸出電壓將沒有足夠的時間穩(wěn)定到正確的狀態(tài)值。例3 有個反相器電路，F(xiàn)ET的寬長比(W/L)n6， (W/L)p8。其工藝參數(shù)為 ，電源電壓VDD3.3

11、V。總輸出電容估計為Cout150fF。估計上升時間和下降時間。ppuvrttt2 . 29lnfrLHHLttttf11maxVVVVVAkVAkTpTnpn85. 0,7 . 0,/62,/15022GHzttfpstpsVVRpstpsVVRfrnfnTnDDnnprpTpDDpp42. 211412 . 2,1 .641015035.42735.427)70. 03 . 3)(6)(10150(1)(155.2712 . 2,43.123101509 .8229 .822)85. 03 . 3)(8)(1062(1)(1max1561567.2.3 傳播延時計算傳播延時時間tp通常用來

12、估計由輸入到輸出的“反應”延遲時間。當用階躍輸入電壓時，傳播延時定義為下圖所示的兩個時間間隔的簡單平均數(shù)：tpf是輸出由電源最高電平到“50”的下降時間， tpr是輸出由0V到“50”的傳播上升時間。2prpfpttt)(35. 07 . 02ln2ln, 2lnpnppprnpfttt7.2.4 一般分析上升和下降時間公式是高速CMOS設計的基礎。可以通過它們了解如何設計單個的邏輯門，以及當用在邏輯鏈中時這些門的行為特性?？傒敵鲭娙萆鲜奖砻魃仙拖陆禃r間是負載電容CL的線性函數(shù)。這兩個量的一般特點見下圖在零負載時，CL0，反相器驅(qū)動自身的電容當外加一個負載電容CL，開關時間以線性方式增加Ln

13、ffLprrLFETnfLFETprLFEToutCttCttCCRtCCRtCCC00,)(2 . 2),(2 . 2,FETnffFETprrCRttCRtt2 . 2,2 . 200這一線性關系可用斜率值描述：對于給定CL，可以采用大的FET來減小tr和tf。然而晶體管寬長比的增加意味著它將占用較大的芯片面積，從而減少了放在該電路芯片面積上的器件數(shù)目。因此設計以提高速度為目標會降低電路的集成密度，這稱為速度與面積間的綜合考慮，即快的電路比慢快的電路比慢的電路消耗更多的面積的電路消耗更多的面積。(W/L)n和(W/L)p的相對值決定了輸出波形的形狀。例如，設計的電路有RnRp，則輸出波形是

14、對稱的，即trtf。要使電阻相等，設計的電路必須滿足 ，如果兩個閥值電壓相等，則只需要 ，這使DC的中點電壓VM1/2VDD。它說明了n和p決定了DC的中點電壓和開關時間。)(2 . 22 . 2,)(2 . 22 . 2TnDDnnnTpDDpppVVRVVR)()(TpDDpTnDDnVVVVpn7.2.5 反相器電路小結(jié)v 一個獨立的CMOS反相器的電氣特性是由兩組參數(shù)確定的：工藝變量，例如k和VT值，以及寄生電容。晶體管寬長比（W/L）v 設計者無法控制工藝參數(shù)，因為它們是由生產(chǎn)流程細節(jié)確定的，所以器件的尺寸成為高速電路設計的關鍵問題。v 系統(tǒng)設計是通過把邏輯門鏈接起來，進行所需要的二

15、進制運算完成的。用電學術(shù)語來說，邏輯信號流路徑確定了每個門看到的負載電容CL。寬長比的選擇是達到所希望的邏輯門鏈瞬態(tài)響應的關鍵。7.3 功耗電流IDD電源流向地的功耗為：PIDDVDD，由于把電源電壓假設為常數(shù)，可以通過研究電流的特性來求P值。一般把電流分成直流（DC）和動態(tài)電流（或開關電流）兩部分。DC部分功耗可以通過下圖來計算：Vin在邏輯0時，IDD0，但存在漏電電流。 Vin在VM時，IDD達到最大值。 Vin在邏輯1時，IDD0，但存在漏電電流。如果假設輸入穩(wěn)定在0或狀態(tài)1為一個靜止系統(tǒng)dynDCPPPDDQDDDCIVP設輸入信號為方波電壓，如下圖所示通過觀察一個完整的周期電流是如

16、何形成從電源到地的路徑，就可以理解動態(tài)功耗是怎樣產(chǎn)生的：在充電過程中電流流向電容Cout加上該電容放電至地的路徑就一起形成一個完整的電路。為了計算Pdyn，觀察電容上存儲和釋放的電荷 在一個周期T內(nèi)的平均功耗為代入Qe得到開關功耗為：總功耗為：通常動態(tài)功耗占總功耗主要部分，這說明了動態(tài)功耗與信號頻率成正比。即速度快的電路比速度慢的電路消耗更多的功耗。如果使開關速度 加倍，則動 態(tài)功耗也加 倍。DDouteVCQ TQVIVPeDDDDDDavfCVPoutDDsw2fCVIVPoutDDDDQDD27.4 DC特性：與非門和或非門7.4.1 與非門分析存在兩個獨立輸入意味著需要有一個以上的VT

17、C曲線來描述該電路。從輸出Vout考慮，當Vout改變時，有不同的改變路徑利用版圖計算同時切換情況下的中點電壓值VM假設所有晶體管的溝道長度均為L，那么在這種情況下輸入電壓VA和VB都等于VM。這樣，在版圖上兩條柵都處于相同的電位，因此可以連在一起以簡化計算。首先考慮nFET，將它們兩條柵合二為一，寬長比等效為Wn/2L，互導值為n/2。pFET也用類似的方式來合并，合并后寬長比等效為2Wp/L，互導值為2p。用這些結(jié)果來求輸入同時切換的VM，將這兩對晶體管用它們等效的單個FET來替代，然后用與非門同樣的方式進行計算。22)(22)(22/TpMDDpTnMnVVVVVpnTnpnTpDDMV

18、VVV211217.4.2 或非門分析同樣的道理應用于N個輸入的與非門，可以求得同時切換點為： 右移是由于串聯(lián)的nFET造成的，因 為它們是電阻相加?？捎猛瑯拥姆椒ǚ治龌蚍情T其VTC也具有三條不同的變 化路徑。pnTnpnTpDDMNVNVVV111當VOUT從高電平下降到低電平時，對應的VA和VB有三種不同的變化。合并串、并聯(lián)晶體管的方法可以用來計算同時切換情況下的VM值由于nFET是并聯(lián)的，所以合并為互導值2n的單個等效nFET。串聯(lián)pFET的作用為互導值p/2的單個pFET。所以22)(22/)(22TpMDDpTnMnVVVVVpnTnpnTpDDMVVVV212可以發(fā)現(xiàn)與非和非門之間

19、的差別在于平方根項乘2因子。這使分母變大，從而使VM值較小。N個輸入的或非門中點電壓為：與非門和或非門的VTC參照非門而言，往往彼此具有相反的行為特點。它們都表現(xiàn)出低功耗的直流功耗值，這是由于當輸入穩(wěn)定在邏輯0或邏輯1時，從電源到地沒有任何直接的電流通路。這些門的低功耗特點是由于使用了互補對和串并聯(lián)結(jié)構(gòu)的晶體管陣列緣故。動態(tài)功耗與門開關頻率成正比關系，由于它使用一個以上的輸入來切換門，所以與反相器的基本開關頻率不同。pnTnpnTpDDMNVNVVV17.5 與非門和或非門的暫態(tài)響應7.5.1 NAND2開關時間考慮下圖總的輸出電容為：晶體管的電阻值為：暫態(tài)計算是以求晶體管的充電時間和放電時間

20、的RC時間常數(shù)為基礎的。這一過程因存在兩個輸入而較為復雜，我們將集中于估算最壞情況下的開關時間值。DpDnFETLFEToutCCCCCC2，其中)(1)(1TnDDnnTpDDPPVVRVVR，上升時間tr：輸出電壓的起始值為Vout0V，然后充電到VDD，如果只有一個pFET導電，得到左圖所示的簡化充電電路，圖中Cout是通過一個pFET電阻Rp充電，所以Cout通過串聯(lián)nFET放電的下降時間，每個器件的RC模型產(chǎn)生如右圖的“梯形”網(wǎng)絡。由于兩個n溝道晶體管間存在的電容CX，情況變得復雜了。最壞的情況是CX具有電荷且將通過nFET RnA流向地，由于通過一個FET的電流受其寬長比的限制，放

21、電速率自然也受RnA能夠維持的電流的限制。1 )(/ptDDouteVtVpFETpLrproutppRCRtCtttCR2 . 2,2 . 2pFET2 . 20000，式中在充電，因為它只有一個，這可以看成最壞情況，放電輸出電壓為所以下降時間RC梯形網(wǎng)絡時間常數(shù)的公式表明在CMOS電路中串聯(lián)FET會導致較長的延時。有效電容值比2倍輸出電容大串聯(lián)FET在2Rn一項中的影響，以及由于寄生電容CX造成的延時增加。nXnnnoutnnnnnXnnoutntDDoutRCRRCRCRRCeVtVn2121/)()()(，其中nXFETnLfnXnLFETfnfRCCRtCttRCRCCtt4 . 4

22、)2(2 . 22)(2 . 22 . 21111，代入時間常數(shù)后nXnoutnXouteffXoutnnRCRCCCCCCR22)2(，7.5.2 NOR2的開關時間NOR2的過渡分析方式與前面相同DnDpFETLFEToutCCCCCC2，其中下降時間最壞情況是左圖所描述的，只有一個nFET對輸出電容起放電作用所以下降時間為這些結(jié)果與非門類似，但是NOR2門的CFET較大。右圖是上升時間的充電電路。充電的時間常數(shù)為：上升時間noutntDDoutRCeVtVn，其中/)(nFETnLfnfRCRtCttt2 . 22 . 22 . 21111，1 )(/ptDDouteVtVpYpppoutpppppYppoutpRCRRCRCRRC2121)()(，pYFETpLrprRCCRtCttt4 . 4)2(2 . 22 . 20000，7.5.3 小結(jié)與非門和或非門無論在DC還是過渡特性上都表現(xiàn)出互補的特點，這是由于它們是用互補的串并聯(lián)晶體管結(jié)構(gòu)構(gòu)成的。對于上升時間和下降時間都可以看成與CL成線性關系，常數(shù)項取決于晶體管的寄生電阻和電容。一般增加