1、第1章 FPGA基本概念與DE2開發(fā)平臺 第第1章章FPGA基本概念與基本概念與 DE2開發(fā)平臺開發(fā)平臺 1.1 可編程邏輯器件可編程邏輯器件1.2 Cyclone系列系列FPGA 1.3 DE2開發(fā)平臺開發(fā)平臺 1.4 DE2平臺的開發(fā)環(huán)境平臺的開發(fā)環(huán)境 第1章 FPGA基本概念與DE2開發(fā)平臺 1.1 可編程邏輯器件可編程邏輯器件1.1.1 可編程邏輯器件概述可編程邏輯器件概述數(shù)字電子領(lǐng)域中三種基本的器件類型為存儲器、微處理器和邏輯器件。存儲器用來存儲數(shù)據(jù)表、數(shù)據(jù)庫、程序代碼等隨機(jī)信息；微處理器通過執(zhí)行軟件指令來完成如文字處理、視頻處理及工業(yè)控制等各種任務(wù)；邏輯器件提供器件間的接口、數(shù)據(jù)通

2、信、信號處理、數(shù)據(jù)顯示、時序和控制操作以及系統(tǒng)運(yùn)行等各種特定功能。邏輯器件可分為兩大類，即固定邏輯器件和可編程邏輯器件(PLD)。第1章 FPGA基本概念與DE2開發(fā)平臺 固定邏輯器件中的電路是永久性的，用于完成一種或一組功能。固定邏輯器件一旦制造完成，就無法改變，專用集成電路(ASIC)就是其中的一種。根據(jù)器件復(fù)雜程度的不同，固定邏輯器件從設(shè)計、定型到最終生產(chǎn)所需要的時間一般為數(shù)月至一年多不等，如果器件工作不滿足設(shè)計要求，或者應(yīng)用要求發(fā)生了變化，就必須重新開發(fā)全新的設(shè)計。設(shè)計和驗證固定邏輯的前期工作需要大量的“非重發(fā)性工程成本”，或簡稱NRE。NRE表示在固定邏輯器件最終從芯片制造廠制造出來

3、以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的設(shè)計工具軟件、用來制造芯片不同金屬層的昂貴的光刻掩模組以及初始原型器件的生產(chǎn)成本。這些NRE成本可能從數(shù)十萬美元至數(shù)百萬美元不等。第1章 FPGA基本概念與DE2開發(fā)平臺 可編程邏輯器件作為一類標(biāo)準(zhǔn)成品部件，能夠為用戶提供各種邏輯能力、速度和電壓特性，而且可以在任何時候?qū)Υ祟惼骷M(jìn)行修改，以完成多種不同的功能。對于可編程邏輯器件，設(shè)計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設(shè)計，然后將設(shè)計快速編程到器件中，并立即在實際運(yùn)行的電路中對設(shè)計進(jìn)行測試。原型中使用的PLD器件與正式生產(chǎn)最終設(shè)備(如網(wǎng)絡(luò)路由器、DSL調(diào)制解調(diào)器、DVD播放

4、器或汽車導(dǎo)航系統(tǒng))時所使用的PLD器件完全相同，完全沒有NRE成本，最終的設(shè)計也比采用定制固定邏輯器件完成得更快。采用PLD的另一個關(guān)鍵優(yōu)點是在設(shè)計階段客戶可根據(jù)需要不斷地修改電路，直到對設(shè)計工作感到滿意為止，這是因為PLD的結(jié)構(gòu)是基于可重寫的存儲器技術(shù)，當(dāng)要改變設(shè)計時，只需要簡單地對器件進(jìn)行重新編程即可。一旦設(shè)計完成，客戶可立即投入生產(chǎn)，即利用最終的軟件設(shè)計文件簡單地對PLD器件進(jìn)行編程。 第1章 FPGA基本概念與DE2開發(fā)平臺 可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)，這兩類可編程邏輯器件的結(jié)構(gòu)不同。與CPLD相比，F(xiàn)PGA可提供更高的邏

5、輯密度、更豐富的特性和更高的性能。最新的FPGA器件可提供數(shù)百萬門的邏輯電路，這些先進(jìn)的器件還提供諸如內(nèi)建硬核處理器、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的高速接口技術(shù)。FPGA應(yīng)用范圍廣泛，如在數(shù)據(jù)處理和存儲、儀器儀表、電信和數(shù)字信號處理等方面都有大量應(yīng)用。與FPGA相比，CPLD提供的邏輯資源少得多，最高約一萬門左右。但CPLD可預(yù)測性好，對于關(guān)鍵的控制應(yīng)用非常理想。而且CPLD器件功耗相對較低且價格低廉，使其在成本敏感的、電池供電的便攜式應(yīng)用(如移動電話和數(shù)字手持助理)中非常理想。第1章 FPGA基本概念與DE2開發(fā)平臺 EDN雜志對可編程邏輯器件作過這樣的評價：“可編程邏輯

6、器件是邏輯器件產(chǎn)品中增長最快的領(lǐng)域，這主要有兩個基本原因。可編程邏輯器件不斷提高的單片器件邏輯門數(shù)量集成了眾多功能，不然的話，這些功能只能采用大量分立邏輯和存儲器芯片才能實現(xiàn)，這可以改善最終系統(tǒng)的體積、功耗、性能、可靠性和成本。同樣重要的是這樣的事實，在許多情況下只需要數(shù)十秒或數(shù)分鐘的時間，就可以在工作站或系統(tǒng)組裝線上配置和重新配置這些器件。這一能力提供了強(qiáng)大的靈活性，支持迅速地對最后一分鐘的設(shè)計修改，以及在設(shè)計定型前對各種想法進(jìn)行原型實驗，同時還可滿足在消費者需求和競爭壓力下不斷縮短的上市時間最終期限要求?！?EDN，“PLD年度目錄”，2000年8月17日。)第1章 FPGA基本概念與DE

7、2開發(fā)平臺 固定邏輯器件和可編程邏輯器件各有自己的優(yōu)點。例如，固定邏輯器件適合大批量應(yīng)用，因為它們可更為經(jīng)濟(jì)地大批量生產(chǎn)。對有些需要極高性能的應(yīng)用，固定邏輯器件也可能是最佳的選擇。然而，可編程邏輯器件提供了一些優(yōu)于固定邏輯器件的重要優(yōu)點，主要包括以下幾個方面：(1) 在設(shè)計過程中為客戶提供了更大的靈活性，因為對于可編程邏輯器件來說，設(shè)計反復(fù)只需要簡單地改變編程文件就可以了，而且設(shè)計改變的結(jié)果可立即在工作器件中看到。(2) 不需要漫長的前置時間來制造原型或正式產(chǎn)品，因為可編程邏輯器件已經(jīng)放在分銷商的貨架上并可隨時交付。(3) 不需要客戶支付高昂的NRE成本和購買昂貴的掩模組，因為供應(yīng)商在設(shè)計其可

8、編程器件時已經(jīng)支付了這些成本，并且可通過可編程邏輯器件產(chǎn)品線延續(xù)多年的生命期來分?jǐn)傔@些成本。第1章 FPGA基本概念與DE2開發(fā)平臺 (4) 允許客戶在需要時僅訂購所需要的數(shù)量，從而使客戶可控制庫存。采用固定邏輯器件的客戶經(jīng)常會需要廢棄過量的庫存，而當(dāng)對其產(chǎn)品的需求高漲時，他們又可能為器件供貨不足而苦惱，并且不得不面對生產(chǎn)延遲的現(xiàn)實。(5) 甚至在設(shè)備交付給客戶以后還可以重新編程。由于有了可編程邏輯器件，因此設(shè)備制造商現(xiàn)在可以為已經(jīng)安裝在現(xiàn)場的產(chǎn)品增加新功能或者進(jìn)行升級。要實現(xiàn)這一點，只需要通過Internet將新的編程文件下載到可編程邏輯器件中，就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯。第1章 FP

9、GA基本概念與DE2開發(fā)平臺 (6) 有越來越多的知識產(chǎn)權(quán)(IP)核心庫的支持。用戶可利用這些預(yù)定義和預(yù)測試的軟件模塊在可編程邏輯器件內(nèi)迅速實現(xiàn)系統(tǒng)功能。IP核心包括復(fù)雜數(shù)字信號處理算法、存儲器控制器直到總線接口和成熟的軟核微處理器等。此類IP核心為客戶節(jié)約了大量的時間和費用，否則用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進(jìn)一步延遲產(chǎn)品推向市場的時間?？删幊踢壿嬈骷膬r值在于其能夠大大縮短電子產(chǎn)品制造商的開發(fā)周期，以及幫助他們更快地將產(chǎn)品推向市場。隨著PLD供應(yīng)商繼續(xù)致力于在可編程邏輯器件中集成更多的功能、降低其成本并提高能夠節(jié)約時間的IP核心的可用性，可編程邏輯器件一定會在數(shù)字設(shè)計人員

10、中進(jìn)一步普及。第1章 FPGA基本概念與DE2開發(fā)平臺 1.1.2 CPLD的結(jié)構(gòu)與原理的結(jié)構(gòu)與原理大部分CPLD采用基于乘積項(Product-Term)的PLD結(jié)構(gòu)，如Altera公司的MAX7000和MAX3000系列(EEPROM工藝)、Xilinx公司的XC9500系列(FLASH工藝)以及Lattice公司和Cypress公司的大部分產(chǎn)品(EEPROM工藝)。第1章 FPGA基本概念與DE2開發(fā)平臺 這里先看一下這種PLD的總體結(jié)構(gòu)(以MAX7000系列為例，其他型號的結(jié)構(gòu)與此都非常相似)。圖1.1是MAX7000E和MAX7000S系列CPLD的結(jié)構(gòu)框圖。這種PLD一般由三部分組

11、成：宏單元(Macrocell)、可編程連線(PIA)和I/O控制塊。宏單元是PLD的基本結(jié)構(gòu)，用以實現(xiàn)基本的邏輯功能。在MAX7000系列CPLD中，每16個宏單元組成一個邏輯陣列塊(LAB)?？删幊踢B線負(fù)責(zé)信號傳遞，連接所有的宏單元。I/O控制塊負(fù)責(zé)輸入/輸出的電氣特性控制，比如可以設(shè)定集電極開路輸出、擺率控制、三態(tài)輸出等。圖1.1左上角的INPUT/GCLK1、INPUT/OE2/GCLK2和INPUT/OE1是全局時鐘、清零和輸出使能信號，這幾個信號通過PIA(可編程互連陣列)及專用連線與PLD中的每個宏單元相連，這些信號到每個宏單元的延時相同并且延時最短。第1章 FPGA基本概念與D

12、E2開發(fā)平臺 圖1.1 基于乘積項的PLD內(nèi)部結(jié)構(gòu)第1章 FPGA基本概念與DE2開發(fā)平臺 MAX7000E和MAX7000S系列CPLD的宏單元結(jié)構(gòu)如圖1.2所示。每個宏單元主要由三部分組成：邏輯陣列、乘積項選擇矩陣和可編程寄存器。圖中左側(cè)是邏輯陣列，也就是一個與或陣列，陣列連線的每一個交點都是一個可編程熔絲，如果導(dǎo)通就實現(xiàn)“與”邏輯；其后的乘積項選擇矩陣是一個“或”陣列，兩者一起完成組合邏輯。圖右側(cè)是一個可編程寄存器，它的時鐘、清零輸入都可以編程選擇，可以使用專用的全局清零和全局時鐘，也可以使用由內(nèi)部邏輯(邏輯陣列)產(chǎn)生的時鐘和清零。如果不需要該寄存器，也可以將它旁路，使信號直接輸給PIA

13、或輸出到I/O腳。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.2 宏單元結(jié)構(gòu)第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.3是一個簡單的電路，參照該電路具體說明PLD是如何利用以上結(jié)構(gòu)來實現(xiàn)特定邏輯的。假設(shè)圖1.3中組合邏輯的輸出(AND3的輸出)為f，則f=(A+B)CD=ACD+BDD第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.3 一個簡單的組合邏輯電路第1章 FPGA基本概念與DE2開發(fā)平臺 CPLD將以圖1.4所示的方式實現(xiàn)圖1.3中的簡單組合邏輯電路。A、B、C、D由CPLD芯片的管腳輸入后進(jìn)入可編程連線陣列(PIA)，在內(nèi)部會產(chǎn)生A、A、B、B、C、C、D、D等8個輸出。

14、圖中每一個叉表示相連(可編程熔絲導(dǎo)通)，可以得到：f=f1+f2D=ACD+BCD從而實現(xiàn)了圖1.3中的組合邏輯。圖1.3電路中D觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器就可實現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的全局時鐘專用通道，直接連接到可編程觸發(fā)器的時鐘端?？删幊逃|發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳，這樣CPLD就完成了如圖1.3所示電路的功能。以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.4 電路在CPLD中的實現(xiàn)第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.3所示的電路是一個很簡單的例子，只需要

15、一個宏單元就可以完成。對于一個復(fù)雜的電路，一個宏單元是不能實現(xiàn)的，這時就需要通過并聯(lián)擴(kuò)展項和共享擴(kuò)展項將多個宏單元相連，宏單元的輸出也可以連接到可編程連線陣列，再作為另一個宏單元的輸入。這樣，CPLD就可以實現(xiàn)更復(fù)雜的邏輯。這種基于乘積項的PLD基本上都是由EEPROM和FLASH工藝制造的，上電即可自動工作，無需其他芯片配合。第1章 FPGA基本概念與DE2開發(fā)平臺 1.1.3 FPGA的結(jié)構(gòu)與原理的結(jié)構(gòu)與原理FPGA最常用的結(jié)構(gòu)是查找表(Look-Up-Table，LUT)結(jié)構(gòu)，如Altera的ACEX、APEX、Cyclone、Cyclone系列和Xilinx的Spartan、Virte

16、x系列等。第1章 FPGA基本概念與DE2開發(fā)平臺 這里以Cyclone系列FPGA為例來說明。邏輯單元(Logic Element，LE)是構(gòu)成FPGA的基本單位之一，一個LE主要由一個4輸入LUT、一個寄存器及進(jìn)位和互連邏輯組成。LUT本質(zhì)上是一個RAM。目前FPGA中多使用4輸入的LUT，即一個LUT可以看成有4位地址線的161的RAM。當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后， FPGA開發(fā)軟件會自動計算邏輯電路所有可能的結(jié)果，并把結(jié)果事先寫入RAM，這樣每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。也可以把它當(dāng)作一個4輸入的函數(shù)發(fā)生

17、器，能夠?qū)崿F(xiàn)4變量輸入的所有邏輯。圖1.5是Cyclone系列FPGA的一個LE的普通工作模式原理圖。FPGA的基本單元一般為一個4輸入查找表后接一個寄存器。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.5 Cyclone系列FPGA的LE的普通工作模式第1章 FPGA基本概念與DE2開發(fā)平臺 表1.1為一個4輸入與門的例子。A、B、C、D由FPGA芯片的管腳與可編程連線相連，然后作為地址線連到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，從而實現(xiàn)了組合邏輯。 第1章 FPGA基本概念與DE2開發(fā)平臺 表 1.1 輸 入 查 找 表 實際邏輯電路 LUT

18、 的實現(xiàn)方式 outABDC ABDC161RAM(LUT)地址線輸出 ABCD 輸入 邏輯輸出 地址 RAM 中存儲的內(nèi)容 0000 0 0000 0 0001 0 0001 0 0 0 1111 1 1111 1 第1章 FPGA基本概念與DE2開發(fā)平臺 如果要用Cyclone FPGA實現(xiàn)圖1.3所示的電路，用查找表實現(xiàn)f= ACD+BCD，則電路中的D觸發(fā)器可直接利用LUT后的寄存器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出可以與I/O腳相連，把結(jié)果輸出到芯片管腳，這樣FPGA就完成了圖1.3所示電路的功能。與CPLD一樣，

19、這些步驟都是由軟件自動完成的，不需要人為干預(yù)。這個電路是一個很簡單的例子，只需要一個LUT加上一個觸發(fā)器就可以完成。對于一個LUT無法完成的電路，需要通過進(jìn)位邏輯將多個單元相連，這樣FPGA就可以實現(xiàn)復(fù)雜的邏輯。第1章 FPGA基本概念與DE2開發(fā)平臺 由于LUT主要適合采用SRAM工藝生產(chǎn)，因此目前大部分FPGA都是基于SRAM工藝的，而基于SRAM工藝的芯片在掉電后信息就會丟失，必須外加一片專用配置芯片。上電時，由這個專用配置芯片把數(shù)據(jù)加載到FPGA中，F(xiàn)PGA才可以正常工作，由于配置時間很短，因而不會影響系統(tǒng)的正常工作。也有少數(shù)FPGA采用反熔絲或FLASH工藝，這種FPGA不需要外加專

20、用的配置芯片。第1章 FPGA基本概念與DE2開發(fā)平臺 隨著技術(shù)的發(fā)展，在2004年以后，一些廠家推出了一些新的可編程邏輯器件，這些產(chǎn)品模糊了CPLD和FPGA的界線。例如Altera的MAX系列PLD，就是一種基于FPGA(LUT)結(jié)構(gòu)、集成配置芯片的PLD，本質(zhì)上它是一種在內(nèi)部集成了配置芯片的FPGA，但由于配置時間極短，上電后就可以工作，對用戶來說，感覺不到配置過程，可以像傳統(tǒng)的CPLD一樣使用，加上容量和傳統(tǒng)的CPLD類似，因此Altera把它歸為CPLD。還有像Lattice的XP系列FPGA，也是使用了同樣的原理，將外部配置芯片集成到內(nèi)部，在使用方法上和CPLD類似，但是因為容量大

21、，性能和傳統(tǒng)FPGA的相同，也采用LUT架構(gòu)，所以Lattice把它歸為FPGA。第1章 FPGA基本概念與DE2開發(fā)平臺 從可編程邏輯器件的結(jié)構(gòu)和原理可以知道，CPLD分解組合邏輯的功能很強(qiáng)，一個宏單元就可以分解十幾個甚至二三十個組合邏輯輸入。而FPGA的一個LUT只能處理4輸入的組合邏輯，因此CPLD適用于設(shè)計譯碼器等復(fù)雜的組合邏輯。但FPGA的制造工藝決定了FPGA芯片中包含的LUT和觸發(fā)器的數(shù)量非常多，往往都是成千上萬，而CPLD一般只能做到512個邏輯單元，而且如果用芯片價格除以邏輯單元數(shù)量，F(xiàn)PGA的平均邏輯單元成本將大大低于CPLD。如果設(shè)計中使用到大量觸發(fā)器，例如設(shè)計一個復(fù)雜的

22、時序邏輯，那么使用FPGA就是一個很好的選擇。CPLD具有上電即可工作的特性，而大部分FPGA需要一個加載過程，如果系統(tǒng)要求可編程邏輯器件上電就能工作，那么就應(yīng)該選擇CPLD。第1章 FPGA基本概念與DE2開發(fā)平臺 1.1.4 結(jié)構(gòu)化結(jié)構(gòu)化ASIC在過去相當(dāng)長的時間內(nèi)，ASIC和FPGA一直是電子設(shè)計的主流技術(shù)，二者不同的技術(shù)特征決定了它們應(yīng)用于不同的市場：ASIC被用于大批量的專用產(chǎn)品，以盡可能攤薄高額的設(shè)計與制造成本，實現(xiàn)良好的性價比；FPGA雖單價昂貴，但由于其可編程的靈活性而廣受小批量應(yīng)用的青睞。近年來半導(dǎo)體市場發(fā)生了顯著的變化，打破了二者之間的平衡，產(chǎn)品面市時間的壓力以及市場對產(chǎn)品

23、設(shè)計的快捷性和靈活性要求的提升，使得FPGA的發(fā)展勢頭強(qiáng)勁。但原有FPGA架構(gòu)固有的功耗高、速度慢、資源冗余、價格昂貴等弱點使其在面對復(fù)雜功能設(shè)計的要求時還是會感到吃力，因此人們開始考慮通過技術(shù)上的融合，在ASIC和FPGA之間找到一條“中間道路”，結(jié)構(gòu)化ASIC便是到目前為止最成功的嘗試。第1章 FPGA基本概念與DE2開發(fā)平臺 Altera是結(jié)構(gòu)化ASIC市場的領(lǐng)導(dǎo)者，其結(jié)構(gòu)化ASIC技術(shù)HardCopy和HardCopy目前在市場中占有超過50%的份額。2006年上半年，結(jié)構(gòu)化ASIC技術(shù)的開創(chuàng)者LSI Logic公司宣布停止對其Rapidchip結(jié)構(gòu)化ASIC技術(shù)的進(jìn)一步研發(fā)投入，將定

24、制芯片技術(shù)集中服務(wù)于核心市場，使Altera公司在這個領(lǐng)域中的優(yōu)勢更加明顯。據(jù)市場調(diào)研公司Gartner Dataquest副總裁兼首席半導(dǎo)體分析師Bryan Lewis的預(yù)測，2006年結(jié)構(gòu)化ASIC的銷售額將從其之前預(yù)測的4.73億美元降至4.17億美元，但在2007年，結(jié)構(gòu)化ASIC的銷售額將增長至5.64億美元，待到2010年時，其銷售額將突破10億美元。在每年300億美元左右的半導(dǎo)體市場中，結(jié)構(gòu)化ASIC技術(shù)約占3%左右的市場份額。第1章 FPGA基本概念與DE2開發(fā)平臺 In-Stat的ASIC/ASSP首席分析師Jerry Worchel認(rèn)為：“如果你尋找一種高復(fù)雜度但需求量小的

25、芯片，F(xiàn)PGA是不二選擇。如果你需要1000至20000片，而成本要在你的系統(tǒng)預(yù)算約束內(nèi)，則FPGA也是一種好方法。但你肯定不會買10萬片單價5美元的FPGA，這就是結(jié)構(gòu)化ASIC的市場了?！钡?章 FPGA基本概念與DE2開發(fā)平臺 HardCopy與HardCopy利用原有的FPGA開發(fā)工具，將成功實現(xiàn)于FPGA器件上的系統(tǒng)通過特定的技術(shù)直接向ASIC轉(zhuǎn)化，從而克服了傳統(tǒng)ASIC設(shè)計中普遍存在的問題。與HardCopy技術(shù)相比，對于系統(tǒng)級的大規(guī)模ASIC開發(fā)，有不少難于克服的問題，其中包括開發(fā)周期長、產(chǎn)品上市慢、一次性成功率低、有最少投片量的要求、設(shè)計軟件工具繁多且昂貴、開發(fā)流程復(fù)雜等。例如

26、，此類ASIC開發(fā)，首先要求可觀的技術(shù)人員隊伍、高達(dá)數(shù)十萬美元的開發(fā)軟件費用和高昂的掩模費用，整個設(shè)計周期可能長達(dá)一年。導(dǎo)致ASIC設(shè)計的高成本和一次性低成功率的原因很大部分是由于需要設(shè)計和掩模的層數(shù)太多(多達(dá)十幾層)。 第1章 FPGA基本概念與DE2開發(fā)平臺 然而，如果利用HardCopy技術(shù)設(shè)計ASIC，則開發(fā)軟件費用僅2000美元左右 (Quartus)，SOC級規(guī)模的設(shè)計周期不超過20周，轉(zhuǎn)化的ASIC與用戶設(shè)計習(xí)慣的掩模層只有兩層，可實現(xiàn)FPGA向ASIC的無縫轉(zhuǎn)化，一次性投片的成功率近乎100%。而且用ASIC實現(xiàn)后的系統(tǒng)性能將比以前在HardCopy FPGA上驗證的模型的性能

27、提高近50%，功耗則降低40%。一次性成功率的大幅度提高即意味著設(shè)計成本的大幅降低和產(chǎn)品上市速度的大幅提高。第1章 FPGA基本概念與DE2開發(fā)平臺 HardCopy技術(shù)是一種全新的ASIC設(shè)計解決方案，即將專用的硅片設(shè)計和FPGA至HardCopy的自動遷移過程結(jié)合在一起的技術(shù)，它首先利用Quartus將系統(tǒng)模型成功實現(xiàn)于HardCopy FPGA上，然后幫助設(shè)計者把可編程解決方案無縫地遷移到低成本的ASIC上。這樣，HardCopy器件就把大容量FPGA的靈活性和ASIC的市場優(yōu)勢結(jié)合起來，對于有大批量要求并對成本敏感的電子系統(tǒng)產(chǎn)品，避開了直接設(shè)計ASIC的困難。從原型設(shè)計提升至產(chǎn)品制造，

28、通過將FPGA的設(shè)計十分容易地移植到HardCopy器件上，達(dá)到既降低成本又加快面市周期的目的。本質(zhì)上，HardCopy器件是FPGA的精確復(fù)制，剔除了可編程性、專用配置和采用金屬互連的走線，這類器件的硅片面積就更小，成本就更低，而且還改善了時序特性。 第1章 FPGA基本概念與DE2開發(fā)平臺 HardCopy的前端設(shè)計流程如圖1.6所示，整個設(shè)計流程都由Quartus完成。Altera提供了一種簡單、統(tǒng)一的設(shè)計方法，可以從FPGA原型中開發(fā)結(jié)構(gòu)化ASIC。在一個Quartus工程中可以選擇兩種流程之一，即HardCopy在先的設(shè)計流程和Stratix在先的設(shè)計流程，來設(shè)計Stratix FP

29、GA和HardCopy配套器件。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.6 HardCopy的前端設(shè)計流程第1章 FPGA基本概念與DE2開發(fā)平臺 HardCopy在先的流程：首先在HardCopy中編譯設(shè)計，然后選擇Stratix FPGA配套器件，對設(shè)計進(jìn)行原型開發(fā)及在系統(tǒng)驗證。這種流程可以避免在標(biāo)準(zhǔn)單元ASIC流程中由于功能問題而出現(xiàn)的重制風(fēng)險；它支持FPGA在系統(tǒng)軟件早期的協(xié)同設(shè)計。在以下情況中可以使用這種流程： 項目的目標(biāo)是在ASIC中實現(xiàn)設(shè)計； 項目所需要的是大批量產(chǎn)品，并且批量價格要低； 項目的設(shè)計特性比較平穩(wěn)，不會出現(xiàn)大的改動； 與FPGA原型相比，項目HardCopy

30、設(shè)計需要更高的性能及更低的功耗。第1章 FPGA基本概念與DE2開發(fā)平臺 Stratix在先的流程：首先在Stratix FPGA中編譯設(shè)計，然后移植到HardCopy配套器件。采用這種流程時，用戶可先采用Stratix FPGA將產(chǎn)品推向市場，然后將設(shè)計移植到HardCopy來降低成本。在以下情況中可以使用這種流程： 希望采用FPGA來降低開發(fā)成本，獲得最大的靈活性； 需要等待客戶反饋來預(yù)測設(shè)計更新； 條件合適時，根據(jù)需要將設(shè)計轉(zhuǎn)換到HardCopy器件，以降低成本。第1章 FPGA基本概念與DE2開發(fā)平臺 與FPGA設(shè)計類似的HardCopy，其前端設(shè)計流程使用FPGA進(jìn)行全面的在系統(tǒng)驗證

31、，降低了設(shè)計的重制風(fēng)險，支持軟件早期協(xié)同設(shè)計，使開發(fā)總成本降至最低，并且可實現(xiàn)從FPGA向HardCopy結(jié)構(gòu)化ASIC的無縫移植。FPGA和HardCopy器件具有相同的知識產(chǎn)權(quán)(IP)和引腳，無需電路板重制，根據(jù)產(chǎn)量和產(chǎn)品壽命，可以靈活地選擇使用FPGA或HardCopy器件并縮短產(chǎn)品的上市時間。HardCopy采用業(yè)界標(biāo)準(zhǔn)的后端設(shè)計流程，設(shè)計通過了FPGA在系統(tǒng)的全面驗證。在Quartus軟件中生成了所需的設(shè)計文件后，用戶將設(shè)計文件提交給Altera HardCopy設(shè)計中心，設(shè)計中心經(jīng)驗豐富的ASIC設(shè)計工程師使用業(yè)界標(biāo)準(zhǔn)的設(shè)計方法和EDA工具獲得HardCopy器件后端的物理實現(xiàn)。H

32、ardCopy后端設(shè)計流程如表1.2所示。第1章 FPGA基本概念與DE2開發(fā)平臺 表 1.2 HardCopy后端設(shè)計流程 設(shè)計流程步驟 EDA 工具 測試能力(DFT)插入設(shè)計 Synopsys DFT 編譯器 生成測試向量 Synopsys TetraMax ATPG 時鐘數(shù)綜合(CTS)和全局信號插入 Synopsys Astro 時序和信號完整性布局布線 Synopsys Astro 布局后期雜散提取 Synopsys Star-RCXT 靜態(tài)時序/交叉串?dāng)_/噪聲分析 Synopsys PrimeTime SI 物理驗證 Synopsys Hercules 和 Mentor Grap

33、hics Calibre 形式驗證 Cadence Conformal 第1章 FPGA基本概念與DE2開發(fā)平臺 根據(jù)設(shè)計的復(fù)雜程度，從提交網(wǎng)表到設(shè)計下單，其后端設(shè)計周轉(zhuǎn)時間只有一到兩個月。Quartus軟件為后端最終布線提供了前端注釋單元布局。由于在提交網(wǎng)表前，必須在Quartus軟件中同時達(dá)到FPGA和HardCopy器件的時序逼近，因此與標(biāo)準(zhǔn)單元ASIC流程相比，最終的后端時序逼近要相對簡單一些。在典型的標(biāo)準(zhǔn)單元ASIC流程中，網(wǎng)表提交后還需要進(jìn)行設(shè)計驗證，導(dǎo)致多次進(jìn)行驗證迭代、工程改動要求(ECO)以及布局布線合并等，進(jìn)一步推遲了計劃。而HardCopy設(shè)計在FPGA中進(jìn)行了全面的在系

34、統(tǒng)驗證，在后端流程中不需要功能ECO，這樣就可以預(yù)測Altera的后端設(shè)計周轉(zhuǎn)時間，降低了在標(biāo)準(zhǔn)單元ASIC流程中出現(xiàn)的計劃推遲的風(fēng)險。第1章 FPGA基本概念與DE2開發(fā)平臺 1.2 Cyclone系列系列FPGA1.2.1 Cyclone系列系列FPGA概述概述Altera的DE2教育平臺選用的FPGA是Cyclone系列FPGA中的EP2C35F672C6。Cyclone系列FPGA是繼Cyclone系列低成本FPGA在市場上取得成功之后，Altera公司推出的更低成本的FPGA，它將低成本FPGA的密度擴(kuò)展到了68 416個邏輯單元(LEs)，從而可以在低成本FPGA上實現(xiàn)復(fù)雜的數(shù)字系

35、統(tǒng)。Cyclone系列FPGA采用TSMC(臺積電)的90nm工藝，與競爭對手采用的90nm工藝的FPGA相比，其性能高出60%而功耗減低一半，而其價格則幾乎可以與ASIC產(chǎn)品競爭。優(yōu)異的性價比使Cyclone系列FPGA可以廣泛地應(yīng)用于汽車電子、消費電子、音/視頻處理、通信以及測試測量等終端產(chǎn)品市場。第1章 FPGA基本概念與DE2開發(fā)平臺 Cyclone系列FPGA支持Altera公司的Nios嵌入式軟核處理器。Nios具有靈活的可配置特性而且可以非常容易地實現(xiàn)各種外設(shè)的擴(kuò)展。對于并行事務(wù)處理，可以在一個FPGA上放置多個Nios軟核，大大提高了處理器的效率，也方便多個小組同時開發(fā)，進(jìn)一步

36、加快了新產(chǎn)品的研發(fā)速度。第1章 FPGA基本概念與DE2開發(fā)平臺 在數(shù)字信號處理方面，Cyclone系列FPGA也具有明顯的優(yōu)勢。Cyclone系列FPGA可以內(nèi)置多達(dá)150個1818的硬件乘法器，片上大容量的M4K RAM以及經(jīng)過專門優(yōu)化的對外部存儲器的高速存取特性，使它們非常適合于數(shù)字信號處理器或協(xié)處理器的應(yīng)用場合。Altera公司提供的數(shù)字信號處理器IP核以及DSP Builder軟件包使數(shù)字信號處理產(chǎn)品的開發(fā)非常容易。Cyclone系列FPGA的主要性能比較見表1.3。第1章 FPGA基本概念與DE2開發(fā)平臺 表 1.3 Cyclone系列 FPGA 的性能比較 特 性 EP2C5 E

37、P2C8 EP2C20 EP2C35 EP2C50 EP2C70 LE 數(shù)量 4608 8256 18 752 33 216 50 528 68 416 M4K RAM 塊數(shù)量 26 36 52 105 129 250 RAM 總量/位 119 808 165 888 239 616 483 840 594 432 1 152 000 內(nèi)嵌乘法器數(shù)量 13 18 26 35 86 150 鎖相環(huán)數(shù)量 2 2 4 4 4 4 可用最大 I/O 口數(shù)量 158 182 315 475 450 622 第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.7是EP2C20的內(nèi)部結(jié)構(gòu)示意圖，Cyclone系

38、列FPGA的內(nèi)部結(jié)構(gòu)基本上都是這種排列方式。Cyclone系列器件主要由以行列形式排列的邏輯陣列塊(Logic Array Block，LAB)、嵌入式存儲器塊及嵌入式乘法器組成，鎖相環(huán)(PLL)為FPGA提供時鐘，輸入/輸出單元(Input/Output Elements，IOEs)提供輸入/輸出接口邏輯。邏輯陣列、嵌入式存儲器塊、嵌入式乘法器、輸入/輸出單元及鎖相環(huán)之間可實現(xiàn)各種速度的信號互連。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.7 Cyclone系列FPGA的內(nèi)部結(jié)構(gòu)示意圖第1章 FPGA基本概念與DE2開發(fā)平臺 邏輯單元是Cyclone系列中可以實現(xiàn)用戶邏輯定制的最小單元。

39、每16個LE組成一個邏輯陣列塊(LAB)。LAB以行列形式在FPGA器件中排列。Cyclone系列FPGA的LE數(shù)量在460868 416范圍之間變化(參見表1.3)。Cyclone系列FPGA有片內(nèi)PLL，并有多達(dá)16個全局時鐘線的全局時鐘網(wǎng)絡(luò)為邏輯陣列塊、嵌入式存儲器塊、嵌入式乘法器和輸入/輸出單元提供時鐘。Cyclone系列FPGA的全局時鐘線也可以作為高速輸出信號使用。Cyclone的PLL可以實現(xiàn)FPGA片內(nèi)時鐘的合成、移相，也可以實現(xiàn)高速差分信號的輸出。第1章 FPGA基本概念與DE2開發(fā)平臺 M4K嵌入式存儲器塊由帶校驗的4K位(4096位)真雙口(Ture Dual-Port)

40、RAM組成，可配置成真雙口模式、簡單雙口模式或單口模式的存儲器，位寬最高可達(dá)36位，存取速度最高260MHz。M4K嵌入式存儲器分布于邏輯陣列塊之間。Cyclone系列FPGA的M4K嵌入式存儲器的容量為119K1152K位不等。每個嵌入式乘法器可以配置成兩個99或一個1818的乘法器，處理速度最高可達(dá)250MHz。Cyclone的嵌入式乘法器在FPGA上按列排列。輸入/輸出單元排列在邏輯陣列塊的行和列的末端，可以提供各種類型的單端或差分邏輯輸入/輸出。第1章 FPGA基本概念與DE2開發(fā)平臺 1.2.2 邏輯單元邏輯單元邏輯單元是Cyclone系列FPGA邏輯的最小單元，它能夠完成各種復(fù)雜的

41、邏輯應(yīng)用。一個邏輯單元的主要特性如下：(1) 4輸入查找表相當(dāng)于一個4輸入的函數(shù)發(fā)生器，能夠?qū)崿F(xiàn)4變量輸入的所有邏輯。(2) 一個可編程寄存器。(3) 一個進(jìn)位鏈連接(Carry Chain Connection)。(4) 一個寄存器鏈連接(Register Chain Connection)。(5) 能夠驅(qū)動所有可能的互連，包括本地互連、列間、行間、寄存器鏈以及直接互連。(6) 支持寄存器打包。(7) 支持寄存器反饋。Cyclone邏輯單元的結(jié)構(gòu)如圖1.8所示。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.8 Cyclone邏輯單元的結(jié)構(gòu)第1章 FPGA基本概念與DE2開發(fā)平臺 每個邏輯單

42、元(LE)都可以配置成D、T、JK或SR模式，每一個LE都有獨立的數(shù)據(jù)輸入(data1、data2、data3、data4)、清除(labclr1、labclr2、DEV_CLRn)、時鐘(labclk1、labclk2)及時鐘使能輸入(labclkena1、labclkena2)。時鐘網(wǎng)絡(luò)、GPIO(General Purpose Input/Output，通用輸入/輸出)及內(nèi)部邏輯都可以驅(qū)動寄存器的時鐘及清除信號。內(nèi)部邏輯及GPIO可以驅(qū)動時鐘使能信號。用于組合邏輯時，查找表旁路掉寄存器而直接驅(qū)動輸出。第1章 FPGA基本概念與DE2開發(fā)平臺 每個LE有三個輸出，可以用來驅(qū)動行、列布線，直

43、接連接布線和本地布線。其中兩個輸出用來驅(qū)動行、列以及直接布線，一個輸出用來驅(qū)動本地互連布線。查找表輸出和寄存器輸出可以完全獨立地分別驅(qū)動三個輸出中的兩個，即用查找表驅(qū)動其中一個輸出時，可以用寄存器的輸出驅(qū)動另一個輸出。由于這種做法可以讓查找表和寄存器各自獨立完成互不相干的功能，因此有效提高了器件的利用率。這種工作方式稱做寄存器打包(Register Packing)。在寄存器打包模式下工作時，LAB同步加載信號無效。第1章 FPGA基本概念與DE2開發(fā)平臺 另外一種特殊的打包模式是把寄存器的輸出反饋到同一邏輯單元的查找表的輸入，也就是說，寄存器與同一邏輯單元的查找表打包。這個邏輯單元可以驅(qū)動被

44、寄存的或未被寄存的查找表輸出。除上述的輸入、輸出之外，Cyclone的邏輯單元還有一個進(jìn)位鏈路輸入和一個進(jìn)位鏈路輸出，這種LAB內(nèi)的進(jìn)位鏈路可以使同一個LAB中的邏輯單元級聯(lián)起來。寄存器鏈路輸出可以讓同一個LAB中的查找表完成組合邏輯的任務(wù)，而用這個LAB中的寄存器可以完成移位寄存器的功能。這樣可以提高LAB間互連的速度并節(jié)省布線資源。第1章 FPGA基本概念與DE2開發(fā)平臺 LE有兩種工作模式：普通模式和算術(shù)模式。將LE的六個輸入(四個數(shù)據(jù)輸入、進(jìn)位輸入和寄存器鏈輸入)進(jìn)行不同的處理可以實現(xiàn)不同的功能。LAB范圍的信號(時鐘輸入、異步清除、同步清除、同步加載及時鐘使能等信號)在兩種工作模式下

45、都是有效的。Quartus軟件通過參數(shù)化模塊庫(Library of Parameterized Modules, LPM)自動選擇LE的工作模式，用戶也可根據(jù)自己的應(yīng)用來選擇LE的工作模式，以提高設(shè)計的性能。LE的普通工作模式如圖1.9所示，其適用于通用邏輯以及組合邏輯的場合。在這種模式下，LE相當(dāng)于一個4輸入查找表，Quartus編譯器自動從data3或進(jìn)位輸入(Cin)中選擇一個作為4輸入查找表的輸入。普通工作模式下的LE支持寄存器打包和寄存器反饋。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.9 LE的普通工作模式第1章 FPGA基本概念與DE2開發(fā)平臺 LE的算術(shù)工作模式如圖1.1

46、0所示，其適用于實現(xiàn)加法器、累加器、計數(shù)器和比較器。算術(shù)工作模式下的LE實際上是一個2輸入查找表。算術(shù)模式下工作時，查找表輸出可以是帶寄存器的輸出，也可以是不帶寄存器的輸出。算術(shù)模式下的LE也支持寄存器反饋和寄存器打包。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.10 LE的算術(shù)工作模式第1章 FPGA基本概念與DE2開發(fā)平臺 Quartus的編譯器會自動選擇進(jìn)位鏈邏輯，用戶也可以在設(shè)計時自己使用進(jìn)位鏈邏輯，一些LPM則會根據(jù)功能的需求自動選擇進(jìn)位邏輯。當(dāng)進(jìn)位鏈超過16個LE，即超過一個LAB的范圍時，Quartus的編譯器會自動連接同列的LAB。LAB與M4K RAM塊都是垂直布置的，當(dāng)

47、Quartus為增強(qiáng)型適配時，會自動垂直連接多個LAB以實現(xiàn)較長的進(jìn)位鏈，從而方便LAB與M4K RAM塊的橫向互連。第1章 FPGA基本概念與DE2開發(fā)平臺 1.2.3 邏輯陣列塊邏輯陣列塊(LAB)每一個LAB包括16個LE、LAB控制信號(清除、時鐘、時鐘使能、復(fù)位等)、LE進(jìn)位鏈、寄存器進(jìn)位鏈及LAB本地互連。LAB本地互連用以連接LAB內(nèi)各個LE。寄存器鏈把LAB內(nèi)一個LE寄存器的輸出與相鄰LE寄存器的輸入連在一起。圖1.11是Cyclone系列FPGA的一個LAB的內(nèi)部結(jié)構(gòu)及可能的各種互連。Quartus的編譯器會用一個LAB或相鄰的多個LAB實現(xiàn)相關(guān)的邏輯，從而利用LAB本地互連

48、的優(yōu)勢提高設(shè)計的效率。第1章 FPGA基本概念與DE2開發(fā)平臺 LAB本地互連可以驅(qū)動本LAB的LE，行互連、列互連及本LAB的LE的輸出可以驅(qū)動本地互連。相鄰的LAB、鎖相環(huán)PLL、M4K RAM塊、乘法器可以通過直接互連來驅(qū)動本地互連。直接互連減少了對列互連和行互連的占用，提高了使用的靈活性。每個LE可通過本地互連和直接互連驅(qū)動48個LE。圖1.12是LAB互連的示意圖。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.11 LAB的結(jié)構(gòu)第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.12 LAB互連示意圖 第1章 FPGA基本概念與DE2開發(fā)平臺 LAB的控制信號主要有：2個時鐘、2個時鐘

49、使能、2個異步清除、1個同步清除和1個同步加載。圖1.13是LAB控制信號的示意圖，其最多有7個控制信號同時可用。同步加載與寄存器打包不能同時使用。每個LAB最多可以有4個非全局控制信號，其他的控制信號只有是全局控制信號的才可用。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.13 LAB控制信號示意圖 第1章 FPGA基本概念與DE2開發(fā)平臺 同步清除和同步加載信號是針對整個LAB范圍而言的，即這兩個信號對整個LAB范圍內(nèi)的所有寄存器有效。每個LAB可以使用2個時鐘信號和2個時鐘使能信號，時鐘信號和時鐘使能信號是同時使用的。例如，當(dāng)一個LE選用了一個時鐘信號labclk1時，意味著它同時選擇

50、了labclkena1。如圖1.13所示，LAB行時鐘和LAB本地互連共同產(chǎn)生LAB的控制信號。第1章 FPGA基本概念與DE2開發(fā)平臺 LAB的清除信號是針對寄存器的，LE可通過異步清除信號直接清除。每個LAB最多支持2個異步清除信號：labclr1和labclr2。LAB不支持異步加載功能。除上述的同步清除和異步清除控制之外，Cyclone系列FPGA還支持芯片范圍的清除功能。DEV_CLRn可以清除FPGA上所有寄存器的值，而且其優(yōu)先級高于所有的控制信號。第1章 FPGA基本概念與DE2開發(fā)平臺 1.2.4 MultiTrack 互連互連Cyclone系列FPGA內(nèi)部M4K RAM、嵌入

51、式乘法器、LE、IOE之間的互連由采用DirectDrive技術(shù)的MultiTrack互連結(jié)構(gòu)完成。MultiTrack互連線由連續(xù)的不同長度的性能經(jīng)過優(yōu)化的連線組成，用以進(jìn)行不同設(shè)計模塊之間的通信。DirectDrive技術(shù)是專有的確定連線技術(shù)，它確保任何功能無論在器件的什么位置都具有一致的布線。這項技術(shù)免除了由改變設(shè)計引起的系統(tǒng)重優(yōu)化過程，從而大大簡化了模塊設(shè)計的系統(tǒng)集成過程，使得設(shè)計者可以自由添加、修改和移動設(shè)計的不同部分，而不會對設(shè)計的性能造成不利影響。第1章 FPGA基本概念與DE2開發(fā)平臺 Cyclone系列FPGA的MultiTrack互連由跨越固定距離的行互連(直接連接、R4和

52、R24)與列互連(寄存器鏈、C4和C6)組成。對在不同器件中實現(xiàn)的布線，MultiTrack可以保證布線長度具有可預(yù)測性與重復(fù)性，從而可方便地實現(xiàn)在不同密度器件上的移植設(shè)計。行互連用于實現(xiàn)位于同一行的M4K RAM塊、嵌入式乘法器以及PLL之間的信號互連。行互連資源包括相鄰LAB之間以及相鄰塊之間的直接連接，可以向左或向右跨越4個塊的R4互連以及可以橫向跨越24個塊的R24互連。第1章 FPGA基本概念與DE2開發(fā)平臺 直接互連使LAB、M4K RAM、嵌入式乘法器以及鎖相環(huán)可以直接與自己的左右鄰居互連，PLL只能有一邊可以連接直接互連或行互連。直接互連可以實現(xiàn)相鄰塊之間的高速互連而不需要占用

53、其他行互連資源。第1章 FPGA基本概念與DE2開發(fā)平臺 R4互連的示意圖如圖1.14所示。R4互連可以向左或向右跨越4個LAB、3個LAB和1個M4K RAM或者3個LAB和1個嵌入式乘法器。通過R4互連可以實現(xiàn)相鄰的4個塊范圍內(nèi)的高速互連。每一個LAB都有自己向左和向右的R4互連。圖1.14中選擇了一個LAB作為主LAB，來描述它的兩個R4互連。所有LAB都具有相同的R4互連結(jié)構(gòu)。R4互連可以驅(qū)動LAB、M4K RAM、嵌入式乘法器、PLL和行IOE，同樣也可以被這些塊驅(qū)動；R4互連與LAB相連時，可以被主LAB與相鄰的LAB驅(qū)動，主LAB和左側(cè)相鄰的LAB可以驅(qū)動主LAB的左側(cè)R4互連，

54、主LAB和右側(cè)相鄰的LAB可以驅(qū)動主LAB的右側(cè)R4互連。R4互連可以驅(qū)動相鄰的R4互連以擴(kuò)展其驅(qū)動LAB的能力。為了實現(xiàn)跨行驅(qū)動，R4互連也可以驅(qū)動R24互連、C4和C16互連。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.14 R4互連示意圖第1章 FPGA基本概念與DE2開發(fā)平臺 R24互連可以實現(xiàn)橫跨24個LAB、M4K RAM、嵌入式乘法器及IOE的互連，從而實現(xiàn)大范圍的互連。R24不直接驅(qū)動LAB，而是通過C4和R4實現(xiàn)對LAB的驅(qū)動。R24可以直接驅(qū)動R24、R4、C4和C16。列互連與行互連類似，用以縱向連接M4K RAM、LAB、嵌入式乘法器和IOE。列互連包括LAB內(nèi)的寄

55、存器鏈、C4互連和C16互連。寄存器鏈可以實現(xiàn)LAB內(nèi)LE寄存器之間的快速連接。一個LE寄存器鏈的輸出可以與另一個LE寄存器鏈的輸入直接相連，從而實現(xiàn)高速移位寄存器。用寄存器鏈實現(xiàn)同一個LAB內(nèi)LE間互連的示意圖如圖1.15所示。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.15 同一個LAB內(nèi)LE間互連示意圖第1章 FPGA基本概念與DE2開發(fā)平臺 如圖1.16所示的C4互連，可以實現(xiàn)向下或者向上的跨越4個M4K RAM、乘法器或者LAB的互連。每個LAB都有自己向上和向下的C4互連。C4互連可以驅(qū)動M4K RAM、嵌入式乘法器、LAB、PLL和IOE中的任何一塊，也可以被它們驅(qū)動。C4互

56、連還可以驅(qū)動其他的C4互連以增加自己的驅(qū)動范圍。相鄰LAB可以驅(qū)動對方的C4互連。C16互連可以實現(xiàn)垂直跨越16個LAB、M4K RAM、嵌入式乘法器及IOE的互連，從而實現(xiàn)大范圍的互連。C16互連不直接驅(qū)動LAB，而是通過C4和R4實現(xiàn)對LAB的驅(qū)動。Cyclone系列FPGA內(nèi)部各功能模塊之間的互連途徑見表1.4。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.16 C4互連示意圖 第1章 FPGA基本概念與DE2開發(fā)平臺 目標(biāo) 源 寄存 器鏈 本地 互連 直接 連接 R4 互連 R24 互連 C4 互連 C16 互連 LE M4K RAM 乘法器 PLL 列IOE 行IOE 寄存器鏈 本

57、地互連 直接連接 R4 互連 R24 互連 C4 互連 C16 互連 LE M4K RAM 乘法器 PLL 列 IOE 行 IOE 表 1.4 Cyclone系列 FPGA 內(nèi)部各功能模塊之間的互連途徑 第1章 FPGA基本概念與DE2開發(fā)平臺 1.2.5 全局時鐘網(wǎng)絡(luò)及鎖相環(huán)全局時鐘網(wǎng)絡(luò)及鎖相環(huán)Cyclone系列FPGA通過全局時鐘網(wǎng)絡(luò)和鎖相環(huán)實現(xiàn)時鐘管理。Cyclone系列FPGA最多可以有4個鎖相環(huán)和16個全局時鐘網(wǎng)絡(luò)。每個全局時鐘網(wǎng)絡(luò)由獨立的時鐘控制塊來實現(xiàn)其時鐘源的動態(tài)選擇。PLL時鐘輸出、CLK引腳輸入、DPCLK引腳輸入及內(nèi)部邏輯都可以驅(qū)動全局時鐘網(wǎng)絡(luò)。不同Cyclone器件的時

58、鐘資源如表1.5所示。第1章 FPGA基本概念與DE2開發(fā)平臺 表 1.5 Cyclone器件的時鐘資源 器 件 PLL 數(shù)量 CLK 引腳數(shù)量 DPCLK 引腳數(shù)量 全局時鐘 網(wǎng)絡(luò)數(shù)量 EP2C5 2 8 8 8 EP2C8 2 8 8 8 EP2C20 4 16 20 16 EP2C35 4 16 20 16 EP2C50 4 16 20 16 EP2C70 4 16 20 16 第1章 FPGA基本概念與DE2開發(fā)平臺 Cyclone系列中，EP2C20及以上FPGA的PLL、CLK引腳、DPCLK引腳及時鐘控制塊的分布如圖1.17所示。FPGA每邊有4個時鐘控制塊，在FPGA的4個角的

59、每一個角上各有兩個DPCLK引腳，稱做CDPCLK，這兩個DPCLK引腳同時只能有一個作為時鐘輸入，另一個作為GPIO使用。第1章 FPGA基本概念與DE2開發(fā)平臺 圖1.17 EP2C20及以上FPGA的PLL、CLK引腳、DPCLK引腳及時鐘控制塊的分布第1章 FPGA基本概念與DE2開發(fā)平臺 EP2C20以上的Cyclone系列FPGA有16個時鐘輸入專用引腳，每邊4個。如果不作時鐘輸入使用，則可以通過MultiTrack互連作為通用輸入引腳，但只能使用基于LE的寄存器，而不支持基于LOE的寄存器。EP2C20以上的Cyclone系列FPGA共有20個雙用途時鐘輸入引腳(左右各4個、上下

60、各2個以及芯片4個角的每個角上各2個)。CDPCLK引腳輸入的時鐘信號先經(jīng)過復(fù)用之后才進(jìn)入時鐘控制塊，與其他的DPCLK相比，會產(chǎn)生額外的延遲。在DPCLK的引腳輸入和驅(qū)動輸出之間有一個可編程延遲鏈，用于設(shè)定其傳播延時，可以用Quartus軟件中的“Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations”設(shè)置延時。DPCLK可以連接到全局時鐘網(wǎng)絡(luò)上用作時鐘、異步清除、預(yù)置、時鐘使能信號，也可以用作類似于PCI接口中的TRDY(Target Ready)、IRDY(Initiator Ready)和外部存儲器接口中的DQS等